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Forum: FPGA, VHDL & Co. Constraints Timing?


Autor: Dirk (Gast)
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Hallo,

ich aendere gerade mein FPGA Core für ein BGA Gehaeuse auf ein TQ144
Gehaeuse ab.

Ich hab die ganzen Anschluesse vom Core selber an die einzelnen Pins
angeschlossen. Ich weiss aber nicht in welchem Report ich prüfen kann
wie schnell das Design nun ist.

Kann mir jemand erklären in welchem Report ich das erkennen kann?

Gruß,

Dirk

Autor: FPGAküchle (Gast)
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Wenns ein Xilinx FPGA ist, schau nach dem *.par File. Da steht am
schluss, ob alle timing constraints eihegalten worden.

Autor: Dirk (Gast)
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Danke werde ich heute abend mal schaun ansonsten schreie ich :)

Gruß,
Dirk

Autor: Dirk (Gast)
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Hi,

ich hab gestern alles abgesucht nach einer *.PAR Datei. Unter Generate
xxx hab ich ein flag gesucht was mir die *.PAR Datei erstellt, aber
leider hab ich nix gefunden.

Kann mir jemand weiterhelfen? Würde gerne das Design prüfen, damit ich
die Platine zum WE in Auftrag geben kann.


Gruß,
Dirk

Autor: FPGAküchle (Gast)
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Hm im projektnavigator von Xilinx in der 8.1 ist der Palce und Route
report und die Angabe über verletzte constraints nicht zu übersehen
(siehe Anhang)

Autor: Dirk (Gast)
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Hi,

hm dann liegt es wohl an mein ISE7.1 . Ich würde gerne das 8.x
installieren bekomme aber schon beim installieren Fehler, weil
angeblich der Speicher nicht ausrreicht. 10 Gbyte sind aber auf der
Partiton frei.

Ich bedanke mich trotzdem und werde noch mal versuchen 8.x
zuinstallieren.

Gruß,
Dirk

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