Fifo

welche Register meinst du denn?
Kannst du mal posten, wie das im Gesamten aussehen soll?

Du hast vermutlich einen FPGA, an dem Du nen USB-Controller
angeschlossen hast, oder?

Und jetzt willste wissen, wie man mit dem Ding quatscht?

Hi,


>welche Register meinst du denn?

Diese Register meine ich:

TG_DO    : out std_logic_vector( 7 downto 0 );
TG_DI    : in  std_logic_vector( 7 downto 0 );

>Kannst du mal posten, wie das im Gesamten aussehen soll?

http://www.hdl.co.jp/ndoc/EXP_USB/USB_ARBITER.vhd

>Du hast vermutlich einen FPGA, an dem Du nen USB-Controller

Jip, z.B. ein FTDI245 im FIFO Mode.

>Und jetzt willste wissen, wie man mit dem Ding quatscht?
>angeschlossen hast, oder?

Vom Prinzip her ist es nicht so schlimm. Erfolgreich hab ich den
Baustein an einem AVR benutzt, aber VHDL ist immer noch recht
unverstaendlich für mich. Irgendwo fehlt mir das Hintergrund wissen
oder ich hab etwas wichtiges uebersehen.

Gruß,
Dirk

Hi,

nachdem man sich komplett von seinen eignen Gedanken geloest hat wird
alles verstaendlicher. USB DATA ist die externe Datenanbindung und TDO
/ TDI für den internen Datenbus.


Gruß,
Dirk

Hi, also bei TG_DO und TG_DI handelt es sich nicht um Register, sondrn
um Ports, die in Abhängigkeit des Zustandes der FSM durchgeschaltet
werden. (soweit ich das auf die Schnelle überblickt habe)
Und den Code, den du da hast, ist sicher nur ein Teil eines Designs.

Aber nachdem du ja offensichtlich selber schon dahintergekommen bist,
wie es funktioniert, dann ist ja alles prima

Gruß