FPGA Konfiguration mit stockendem Datenstrom

Guten Morgen,

ich möchte einen FPGA (XC3S400) über den "Slave Parallel Modus"
programmieren, jedoch habe ich keinen kontinuierlichen Datenstrom.

Kann ich über den CCLK Takt die Datenpausen überbrücken? Momentan habe
ich es so programmiert. Wenn Daten vorhanden sind schalten ich den CCLK
Takt ein, wenn keine Daten vorhanden sind, schalte ich den CCLK Takt ab.
Ist das so möglich. Bis jetzt habe ich noch kein Erfolg.

Ist zudem vor und nach der Konfiguration am CCLK Eingang ein Takt
erforderlich oder nur wärend der Datenphasen?

Danke

Gruß
Bustle