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Forum: FPGA, VHDL & Co. Verifizieren von wechselnden Signalen


Autor: Michael Kunz (Gast)
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Hallo alle zusammen,

ich hätte da gerne mal ein Problem :o)

Ich schreibe gerade im Rahmen meiner Studienarbeit eine
VHDL-Testbench.

Dort will ich überprüfen, ob das Design im Leerlauf stabil bleibt.
Sprich, es muss zu jedem Zeitpunkt gewährleistet sein, dass eine Aktion
auf das Design immer die selben Anfangsbedingungen vorfindet und somit
ein Ergebnis nicht vom Startzeitpunkt abhängig ist.

Soweit so gut, das wäre alles furchtbar einfach, wenn die Signale des
Designs alle stabil wären. (Sprich - ich ändere von außen nix, also hat
sich auch intern nix zu ändern) Aber so einfach ist die Welt nicht -
z.B. existiert ein Synchronisationspuffer am Anfang des Datenpfades,
der immer arbeitet und zu jedem Takt den Wert eintaktet - egal ob er
sich geändert hat oder nicht und entsprechend auch Zähler für Schreib-
und Lesepointer hochzählt.

Hat jemand eine Idee, wie ich trotzdem eine Aussage bekomme, dass das
System für einen beliebig langen Leerlauf unabhängig vom
Anfangszeitpunkt genutzt werden kann?

Besten Dank :-)

Viele Grüße

Michael Kunz
TU Darmstadt

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