Eagle: AGND nicht in GND-Polygon

Tom schrieb:
> Laut DB muss er aber mit GND verbunden werden, was ich ja auch "an
> einer
> Stelle" möchte. Aber die Massefläche verbindet eben "überall" mit GND.
>
> Nächste Frage, die ich mir stelle: Ich "soll", wie hier ständig zu lesen
> ist, GND sternförmig an einem Punkt zusammenführen. Wie mache ich dann
> die Massefläche, ohne den Stern zunichte zu machen?

Bei Eagle ist das schwieriger - war es früher zumindest. Vlt gibt es 
irgendetwas neueres.

Bei KiCad gibt es sogenannte "Net-Ties". Das ist ein Symbol, mit dem man 
zwei Netze verbinden kann und im Layout sieht es aus wie ein stückchen 
Leiterbahn, das genaugenommen eigentlich den Design-Rule-Checker 
triggern sollte. Es ist aber ein Sonderfall von Bug in KiCad, weshalb es 
doch ohne Fehlermeldung geht.

Naja, vielleicht gibt es solche "Net-Ties" auch für Eagle. Nach Eagle 5 
hab ich kein neues Wissen mehr dazugelernt. Aber vlt weiß jemand so eine 
Funktion in neueren Versionen.

Ansonsten müsste man evtl mit den TRestrict und BRestrict Layern 
arbeiten, was unschön werden kann.

Tom schrieb:
> Ich verwende Eagle 4.16 ;-)

Meine Lieblingsversion ;-)

Aber ich fürchte, da musst du wahrscheinlich mit Sperrflächen-Polygonen 
arbeiten :/

Oder dir mal KiCad anschauen ;-)

Das hier hab ich noch gefunden:

> Never mind, I found it on another forum Jorge posted up. I made both ground
> pours the same rank, have them overlapping on all layers at the correct place,
> and then accept the DRC warnings.

Hmm,also Polygone für GND und AGND mit selben Rank zeichnen und sie an
einem Punkt, an dem sie verbunden sein sollen, überlappen lassen und mit
der Fehlermeldung des Design-Rule-Checks leben.

Auch eine Möglichkeit.

Kann es überhaupt eine Lösung mit 2 Netzen geben? Spätestens wenn der 
Leiterplattenhersteller die Platine gegen die Netzliste prüft gibt es 
Tränen. Wenn es leitendes Kupfer zwischen AGND und GND gibt, ist das ein 
Kurzschluss, also ist die Platine Schrott.

So richtig fehlerfrei wird es nur, wenn man einen Null-Ohm-Widerstand 
bestückt. Das würde in der Serie garnicht auffallen, ist eben ein 
Widerstand mehr. Bei Einzelstücken könnte man auch einen Lötklecks 
setzen, aber ich meine, das sollte auch in der Stückliste stehen.

Ich frage mich allerdings, warum das Thema hier überhaupt aufkommt. 
Die Trennung zwischen GND und AGND braucht man doch nur, wenn 
Schaltungsentwickler und Layouter in verschiedenen Abteilungen sitzen. 
Solange alles in einem Kopf passiert, verlegt man die Bahnen eben so, 
dass es passt.

Speziell im diesem Fall (nur eine Bahn auf einer Außenlage) kann man 
doch wirklich zwei einfache Linien im Restrict Layer malen. Wenn man die 
Bahn nachträglich verschiebt und dabei die Restrict Linien vergisst, 
gibt es DRC-Fehler oder das GND-Polygon sieht seltsam aus.

Ich mache es eher so, dass ich dem GND-Polygon die passende Kontur gebe. 
Das geht mit dem split Befehl recht zügig, der kann ja beliebig viele 
Ecken.

Beitrag "Eagle: zwei verschiedene Massepolygone"

Bauform B. schrieb:
> Spätestens wenn der
> Leiterplattenhersteller die Platine gegen die Netzliste prüft gibt es
> Tränen.

Das macht er ja in der Regel nicht, weil er nur Gerber-Files bekommt.

Breakerbox schrieb:
> Kann man nicht einfach ein Bauteil dafür definieren, welches
>> einfach nur
>> ein Stück Kupfer darstellt und zwei Pads hat? Dann sieht es auch im
>> Schaltplan sauber getrennt aus...

Gab oder vielleicht gibt es das noch. Checkt mal die supply libraries, 
da gab es mal ein supply-dummy device mit einer Verbindung gnd -> gnda, 
das allerdings den layer 53 ausnutzte.

Tom schrieb:
> ... Massefläche platinenweit ...

Tom schrieb:
> ... Platine ist nur einseitig.  ...

Wie jetzt, eine Ground-Plane auf einer einseitigen Platine?
Du meinst das Auffüllen des nicht durch Leiterbahnen und Pads 
verbliebenen Platzes? Ist meistens nicht so sinnvoll...