Forum: FPGA, VHDL & Co. Xilinx Workflow / Arty Tutorials und Softcore?!


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von Mops (Gast)


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Hallo zusammen,

ich bin Anfänger in Sachen FPGA und habe mir ein Arty A7-Board gekauft, 
und nun fleißig am VHDL lernen und verstehen. Viele Tutorials, auch von 
Xilinx oder Digilent, benutzen den Arty/Artix allerdings irgendwie nur 
als Microcontroller-Ersatz, in dem sie gleich mit dem Micro Blaze 
anfangen und dann mit dem Blockdiagrammdesigner zig 
Schnittstellendecoder für LAN etc. hinhauen und verbinden, und machen 
dann mit C Code weiter.
Aber das ist doch nicht der Sinn eines FPGAs? Dann kann ich mir gleich 
nen ARM holen, zumindest als Tutorial für FPGA, also das direkte 
Benutzen von eben so variabler Digitallogik sehe ich das als ungeeignet 
an. Machen die da nur ne Werbeshow? Oder sehe ich das falsch?

Danke und Gruß
Mops

von aha (Gast)


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Hi Mops,
ja du sieht's das etwas falsch.
FPGAs sind für sher spezielle meist sehr schnelle oder komplexe Aufgaben 
gedacht.
Diese sind aber meist Applikation's abhängig (z.B FPGA im Oszi 
akquirieren und anzeigen von Daten auf einem Display)
und werden vom Kunden auf seiner Hardware umgesetzt.
Jedoch benötigen die meisten Applikation auch standard Interfaces und 
oder eine CPU.
Deshalb werden diese Element vom Hersteller bevorzugt vorgestellt.
Es gibt aber genug Applikation im Internet. z.B. Fpga4fun
LG

von Mops (Gast)


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Hi aha,

ah, verstehe, i2c-Schnickschnack oder Terminalausgabe will niemand in 
VHDL o.Ä. machen, daher wird das ganze dann auf nen Softcore ausgelagert 
und herkömmlich programmiert.

Angenommen, ich wollte (ok, doofes Beispiel, mittlerweile sind auch 
viele µCs schnell genug), ein mehrkanaliges Signal 
fouriertransformieren, oder wie auch immer geartet mathematisch 
bearbeiten und (jetzt mal abgesehen von DSPs) die Graphen/Messwerte auf 
einem Standarddisplay ausgeben. Dann wäre das auch eine Aufgabe die man 
so splitten könnte.

Und auch hierfür (Beispiel FFT) gäbe es schon Möglichkeiten, die 
FFT-Programmierung in VHDL einzusparen, wenn man ein entsprechendes IP 
nutzt. D.h. solange man mit Standardaufgaben hantiert, kann man den 
"Eigenaufwand", so man es möchte, ziemlich minimieren.

Verstehe ich das so ungefähr richtig?

Danke auch für den Seitentip!

von Strubi (Gast)


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Die Xilinx-Loesungen neigen halt mehr und mehr dazu, die eigentliche HDL 
vor dem Nutzer zu verbergen und mit einem komplexen Software-Moloch auf 
ein Kernproblem draufzuhauen. Andererseits ist es schon nicht so dumm, 
eine CPU zur Konfiguration und Testen des IP-Core einzusetzen.
Wenn du grade auf schnelle Transformationen rauswillst und einen Grund 
hast, das nicht mit einem dafuer geeigneten DSP (von Blackfin bis 
TigerSHARC) zu machen, stellt sich je nach Hersteller die Option: 1) 
Schnell mit einem Core-Generator zusammenklicken -> laeuft, oder wenn 
nicht: 2) Pipeline selber stricken und auf Taktfrequenz/Datendurchsatz 
optimieren.

Vielleicht ist man aber fuer den Anfang auch besser mit einem einfachen 
ICE40-FPGA beraten, was solche komplexen Prozessorloesungen a la 
microblaze gar nicht erst erlaubt. In dem Zusammenhang ist auch die 
Opensource-Synthese vom Lerneffekt her recht ergiebig.

Beitrag #6586165 wurde von einem Moderator gelöscht.

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