Forum: FPGA, VHDL & Co. einzelne VHDL-files mit individuellen constraints belegen


von Michael W. (Gast)


Lesenswert?

Ich möchte erreichen, dass der CODE in einem VHDL-file nicht mit 
Multiplizierern, sondern in Form von LUTs gebaut wird. In einem anderen 
hätte ich gerne, dass dort ebenfalls LUTs benutzt werden und zwar für 
eine längere Tabelle, die sich stark vereinfachen lässt, welche aber 
immer in einem BLock-RAM endet.

Wie erreiche ich das?

von Gustl B. (-gb-)


Lesenswert?

Da wäre jetzt der Code interessant. Jedenfalls gibt es "use_dsp48" als 
Attribut.

von Christoph Z. (christophz)


Lesenswert?

Synthesizer denken nicht auf Dateiebene. Solche Constraints werden 
teilweise als Attribute in der VHDL Datei hinterlegt oder dann in der 
Constraint Datei mit der Angabe der Instanzierungshierarchie. Das 
erlaubt es z. B. auch einen Hardware Teile der aus einer VHDL Datei 
kommt an einem Ort mit LUTs und am anderen Ort mit DSP Blöcken zu 
instanzieren.

von Martin S. (strubi)


Lesenswert?

Man konsultiere das Handbuch des verwendeten Synthese-Tools. Ohne die 
Angabe desselbigen laesst sich keine Antwort auf die Frage geben.
Es gibt fuer sowas typischerweise:
- Attribute in VHDL (nicht portabel)
- Toolspezifische Constraint-Files
- Explizite Mapping-Regeln per eigene Namenskonvention (yosys)

Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.