Hazard in Logikschaltung

Diese Schaltung erzeugt an beiden Flanken einen kurzen Low-Impuls 
(Frequenzverdoppler).

SickBoyT2 schrieb:
> Es ist eine Aufgabe, die lösen will.

Dann nenne mal die Aufgabe.

Zur Info: Hazard = Glitch
Der Glitch ist bei der gezeigten Schaltung die Funktionsgrundlage. Ich 
nehme an, der TO soll eine taktsynchrone Flankenerkennung bauen.

Die Schaltung stellt ein Schieberegister aus JK-FF dar. Die Ausgänge 
werden durch das XOR-Gatter verglichen. Die Periodendauer der 
Taktfrequenz soll der Laufzeit der drei Inverter entsprechen. Durch die 
extra Synchronisation mittels des ersten FF verzögert sich der 
Ausgangsimpuls um einen Takt, ist dafür aber glitchfrei.

P.S.: Ein Eingang des XOR-Gatters muss natürlich auf Q-quer.

Mario M. schrieb:
> Taktfrequenz soll der Laufzeit der drei Inverter entsprechen.
Die ist aber in der Praxis 1. unhandlich hoch und 2. undefiniert, weil 
die Durchlaufzeit der Inverter sich mit der Temperatur ändert. Man 
müsste also den Taktgeber auch aus Invertern aufbauen.

Siehe dazu den Beitrag "Re: ST ausgenutzt und bis aufs Blut gequält - Wettbewerb"

Also jetzt mal kurz zur Erklärung da ich anscheinend im selben Modul bin 
wie der TE. Wir sollen anhand dieser Schaltung verstehen was ein Hazard 
ist. Vorher sollten wir selbst ein Zeitdiagramm zeichnen und die 
Schaltung in einem Simulationsprogramm einmal umsetzen. Wir sollen die 
oben gezeigte Schaltung als Black Box betrachten und den Hazard mittels 
einem Master-Slave JK Flip Flops(erstellt aus 2 JK Flip Flops) 
beseitigen. Mehr haben wir leider auch nicht gegeben und das Skript sagt 
hierzu gar nichts.

Genau durch die Verzögerung der 3 Inverter ensteht ein kurzer Hazard 
wenn das Eingangssignal umschaltet. Es wurde als Ergänzung vorgeben das 
aus den 2 JK Flip Flops ein JK Master-Slave Flip Flop gebaut werden 
soll. Müsste für einen Master Slave FF nicht die Clock beim 2. FF 
invertiert sein?