[Verilog] FPGA SDRAM Tester per UART

Hier ein erstes Beispiel um mal den integrierten SDRAM eines Anlogic 
EG4S20 FPGA zu testen.

Ich nutze dazu das Sipeed Tang Primer FPGA Board.

WRITE
Der SDRAM wird im Single *Burst* geschrieben. Obwohl der integriete 
SDRAM eine Datenbreite von 32bit hat wird hier bewusst mit 16bit 
Datenbreite unter Ausnutzung von DQM trotzdem der ganze Speicher 
benutzt.
Ein 10bit Counter begrenzt hierbei die Schreibtiefe ab Startadresse. 
(1..2FF)
Dazu kann ausgewählt werden wie die Daten geschrieben werden.
Ab Start Data aufsteigend um 1 erhöht (Counted) oder kontinuierlich 
(Repeated) mit der Start Data gefüllt.

3 3 2 2 2 2 2 2 2 2 2 2 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0
1 0 9 8 7 6 5 4 3 2 1 0 9 8 7 6 5 4 3 2 1 0 9 8 7 6 5 4 3 2 1 0
-------------------------------|-------------------------------
-----Write-Adresse ungerade----|-----Write-Adresse gerade------


READ
Im Read Modus wird der SDRAM im Page *Burst* gelesen. Dabei kann die 
Burstlänge eingestellt werden (1..1FF) = 9bit.
Hier werden jeweils die 32bit Datenbreite ausgelesen.