wie verilog tb analysieren

[rammello_suff (Gast)]

Hi habe eine Testbench zu einem IP von Xilinx.
Ist überschaubar und hat ca. 1273 Zeilen.
Allerdings bin ich mir nicht sicher wie man das ganze UML mäßig 
darstellen kann, damit man ein paar Abläufe besser nachvollziehen kann.

Wie macht ihr das immer?

https://www.xilinx.com/products/intellectual-property/do-di-10gemac.html

[rammello_suff (Gast)]

Also vlt. erstmal die Module aufschreiben.
Dann dazu die initial namen

[rammello_suff (Gast)]

was mich auch interessiert, ob ihr eine testbench einfach so 
nachvollziehen könnt ohne eine solche Analyse des Codes zu machen.
Also wenn ihr einfach auf den code schaut und seht welche Funktion 
aufgerufen werden.