Ich habe eine Schaltung aufgebaut die ein Triggersignal für eine
Datenerfassung nur für eine bestimmte Zeit durchlassen soll. Die
restliche Zeit soll das Triggersignal unterbrochen werden. Dies
funktioniert leider nocht nicht perfekt.
Ich habe die Schaltung beigefügt.
Ich taste mit einen FF das Frame_Trigger Signal ab. Die Abtasung erfolgt
mit dem Triggerfrequenz z.B. 50kHz. Das abgetastetet Triggersignal geht
dann auf den Output Enable Einagng vom einem Buffer IC. Außerdem erhält
das Buffer IC das Triggersignal. Die hellblaue Kurve auf dem Plot ist
der Ausgang hinter dem Driver IC. Da ist dann deutlich zu erkennen, das
der letzte Pulse nur 1,5V hat und nicht erwünscht ist. Dies liegt daran
das der Buffer das Trigger Signal erhält um ein wenig später der Ausgang
ausgeschaltet wird. Ich möchte jetzt keinen Kondensator in die Leitung
löten um dies zu verhindern, da ich damit die Flankensteilheit zerstöre.
Hat jemand eine Idee wie ich das einfach optimieren kann ob gibt es eine
bessere Schaltung. Die Triggerfrequnez kann zwischen 2 Frequenzen
geschaltet werden (50kHz und 1MHz) daher muss die Schaltung für beide
Optionen funktionieren.
Martin schrieb:> Außerdem erhält> das Buffer IC das Triggersignal. Die hellblaue Kurve auf dem Plot ist> der Ausgang hinter dem Driver IC. Da ist dann deutlich zu erkennen, das> der letzte Pulse nur 1,5V hat und nicht erwünscht ist. Dies liegt daran> das der Buffer das Trigger Signal erhält um ein wenig später der Ausgang> ausgeschaltet wird.
Logisch.
> Ich möchte jetzt keinen Kondensator in die Leitung> löten um dies zu verhindern, da ich damit die Flankensteilheit zerstöre.
Gute Einstellung. Das wäre nämlich nur ein Würg-Around. Es gibt eine
solide Lösung. Eine Möglichkeit wäre, das OE-Signal auf der fallenden
Flanke abzutasten.
P S Dein Screenshot ist schlecht. Man sieht keine Skalierungen. Sind das
Nanosekunden oder Mikrosekunden? Wozu der verwaschene Ausschnitt? Warum
nicht der direkte, vollständige Screenshot?
An eine fallende Flanke habe ich auch schon gedacht. Also muß ich noch
einen Inverter hinzufügen der das Swept Source Trigger Signal invertiert
bevor auf den Clock Eingang vom FF geht. Oder kennt jemand einen FF mit
invertierten Clock EIngang?
Martin schrieb:> Da ist dann deutlich zu erkennen, das der letzte Pulse nur 1,5V hat
Mach einen Pulldown an den Bufferausgang. Denn dein Problem ist
schlicht, dass der Bus treiberlos und hochohmig ist und deshalb
irgendeinen Pegel annimmt. Wenn das stört, dann ist das Murks.
> der letzte Pulse nur 1,5V hat und nicht erwünscht ist.
Was ist stattdessen "erwünscht"?
Lothar M. schrieb:> Mach einen Pulldown an den Bufferausgang. Denn dein Problem ist> schlicht, dass der Bus treiberlos und hochohmig ist und deshalb> irgendeinen Pegel annimmt.
Nö. Das OE-Signal wird in der jetzigen Konstellation um die
Durchlaufzeit des D-FlipFlips verzögert, im Treiber gibt es auch noch
eine Verzögerung von OE -> Y, die meist höher ist, als A -> Y. Damit
ergibt sich ein Glitch, wenn das Gate-Signal zwischen 2 Pulsen von
LOW (aktiv) auf HIGH (inaktiv) geht. Bei einer Abtastung auf der
fallenden Flanke wird das sicher vermieden, denn das Signal ist dann ja
schon aktiv auf LOW geschaltet worden, ein paar Nanosekunden später wird
dann auch OE inaktiv.
Der SN74HCS72 scheint ein sehr alter Exot zu sein. die 74xx107 bzw.
74xx112 sind deutlich besser verfügbar.
๑۩۞۩๑ schrieb:>>Damit ergibt sich ein Glitch> Du musst das Signal nur richtig einsynchronisieren!
Sicher. Auf der fallenden Flanke. Schön daß ich das jetzt zum 3. Mal
schreiben darf!
Man könnte das eigentliche Triggersignal mittels RC-Tiefpass verzögern,
sodaß der Signalpfad über das D-FlipFLop wieder schneller am Treiber
ist. Ist nicht die schönste Lösung, verzögert damit auch das
Triggersignal um vermutlich 10-30ns, ist aber sehr einfach und schnell
gemacht, der Ausgangstreiber behält auch seine Flankensteilheit.
Die Lösung mit einem JK-FF geht nur bedingt, denn da braucht man wieder
einen Inverter, um J = !K zu erzeugen um aus dem JK ein einfaches D-FF
zu machen.
Dann vielleicht doch ein Einzelgatter in SOT23-5 ala 74AC1G04.
Falk B. schrieb:> ein paar Nanosekunden später wird dann auch OE inaktiv.
Und dann kann die Leitung GATED_SWAP_SOURCE_TRIG sowieso tun&lassen, was
ihr und ihrer Umwelt grade so einfällt...
Die hier "störenden" 1,5V sind nur ein Symptom. Das eigentliche Problem
ist die hochohmige Leitung. Wenn ich will, dass eine Leitung jederzeit
einen definierten Pegel haben soll, dann darf ich ihr nie den Treiber
wegschalten.
Martin schrieb:> Hat jemand eine Idee wie ich das einfach optimieren kann ob gibt es eine> bessere Schaltung.
Das glitchfreie Gating eines Clocks, das hier ja eigentlich gefragt ist,
ist an sich ein alter Hut:
https://electronics.stackexchange.com/questions/352464/what-does-it-mean-to-gate-the-clockhttps://logijs.com/editor?link=W4TsefZuzy
Ich habe mich für diese Variante entschieden. Ich invertiere den Clock
mit Hilfe eines Inverters somit tastet der FF das Signal mit der
fallenden Flanke ab. Den Output Buffer mit den Enable Pin habe ich durch
ein UND Gatter mit 2 Eingängen ersetzt. Vielen Dank für die Hilfe das
hat mir wirklich weiter geholfen.
Lothar M. schrieb:> Das glitchfreie Gating eines Clocks, das hier ja eigentlich gefragt ist,> ist an sich ein alter Hut:
Aber die neuen Hutträger wissen das oft nicht!
Falk B. schrieb:> Aber die neuen Hutträger wissen das oft nicht!
Hardware kann man vererben, die Software muß jedes mal neu aufgespielt
werden.
(Brain 1.0)
Falk B. schrieb:> Martin heißt jetzt Michael?
Und wenn sie jetzt Michaela oder Martina heißen würde. Das tut nichts
zur Sache.
Gated_Trigger.png
(27 KB)
Trigger_gemessen.png
(260 KB)
