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Forum: FPGA, VHDL & Co. Warum nicht auf posedge und negedge triggern???


Autor: Buddy (Gast)
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Hallo,

bin Student und Verilog Anfänger. Morgen ist VERILOG-Klausur. Eine der
Fragen ist, warum man nicht auf die positive UND negative Flanke des
clocksignals gleichzeitig triggern sollte.
Kennt jemand da eine Lösung???

DANKE FÜR EURE HILFE!!!

BUDDY

Autor: Martin Kohler (Gast)
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Moment mal, hatten wird das nicht schon mal... studier

Richtig! ca. 3 Beiträge weiter unten:
http://www.mikrocontroller.net/forum/read-9-399996.html#new

Der Thread von Bustle: "Clock Event in VHDL?"
Verilog wird sich da nicht anders verhalten, auch da ist am Schluss ein
D-FF zu erstellen.

Autor: Daniel R. (daniel_r)
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Diese Frage kommt so ziemlich jede Woche einmal.

Autor: Buddy (Gast)
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Danke für die Antworten...

ich hatte in der Beitragssuche nur posedge bzw negedge eingegeben,
daher nix passendes gefunden...kann ja auch keiner ahnen, dass das
solch eine oft gestellte frage ist:-) Werde das nächste Mal besser
nachsehen.

Gruß

BUDDY

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