Warum nicht auf posedge und negedge triggern???

[Buddy (Gast)]

Hallo,

bin Student und Verilog Anfänger. Morgen ist VERILOG-Klausur. Eine der
Fragen ist, warum man nicht auf die positive UND negative Flanke des
clocksignals gleichzeitig triggern sollte.
Kennt jemand da eine Lösung???

DANKE FÜR EURE HILFE!!!

BUDDY

[Martin Kohler (Gast)]

Moment mal, hatten wird das nicht schon mal... studier

Richtig! ca. 3 Beiträge weiter unten:
http://www.mikrocontroller.net/forum/read-9-399996.html#new

Der Thread von Bustle: "Clock Event in VHDL?"
Verilog wird sich da nicht anders verhalten, auch da ist am Schluss ein
D-FF zu erstellen.

[Daniel R. (daniel_r)]

Diese Frage kommt so ziemlich jede Woche einmal.

[Buddy (Gast)]

Danke für die Antworten...

ich hatte in der Beitragssuche nur posedge bzw negedge eingegeben,
daher nix passendes gefunden...kann ja auch keiner ahnen, dass das
solch eine oft gestellte frage ist:-) Werde das nächste Mal besser
nachsehen.

Gruß

BUDDY