im ModelSim mit "unscharfem" Wert vergleichen, möglich?

Hallo Forum,
Ist es möglich, in einer Modelsim Testbench einen assert Vergleich mit
don't cares zu schreiben?

Dieses Konstrukt liefert Error, wenn IN_vec nicht "0000" ist:
  assert "0000" = IN_vec report "message!" severity error;

Kann nun der Vergleich auch geschrieben werden, wenn Bit0 z.B. egal
ist:  assert "000?" = IN_vec report "message!" severity error;

Ist so etwas denkbar oder muss das Bit aus dem Vergleich raus? Dies
wäre nicht soo toll, da der Vergleich in einem read- und write- Zugriff
in einem Package realisiert ist, bei einigen read aber nicht alle Bits
exakt stimmen müssen.