Forum: FPGA, VHDL & Co. Problem mit vl2mv, vis


Problem mit vl2mv, vis
von Domi A. (mcnik)

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Hallo zusammen

ich habe für ein Projekt einen einfachen Prozessor geschrieben, dieser
soll in blif umgewandelt werden. Wenn ich den Entwurf mit vl2mv in ein
blif File umwandel, gibt es kein Problem.
Wenn ich die Verilog Datei mit vis einlese (egal ob die .vm oder .v
Version) bekomme ich immer den folgenden Fehler:

Error: Subckt output mem1<0> in BB__alu1__alu1 is an output of a table
in model proz.


Kann mir jemand sagen, was ich falsch gemacht habe??

Schon mal danke im Vorraus

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