speedgrade, bedeutung.

Einfach mal inb die elektrischen Eigenbschaften im Data-Sheet schauen.
Da wird man zB. auch finden, dass eben größere Speed-Grades schnellere
Devices bedeuten, zumindestens bei Xilinx FPGAs. -11 beim V4 ist zB.
bedeutend schneller als -4 beim V1.

Die Angabe ist also nur für die Simulation nötig, wenn ich das richtig
verstehe? Oder wird damit auch die Signalführung beeinflusst? Ich will
schnell >>-5 ich will langsam >>-1 ?

Das ist für die funktionale Simulation überhaupt nicht relevant. Dadurch
werden aber zB. die Verzögerungszeiten des Routings, der Pads, die
Delays der LUTs usw. beeinflusst. Das heisst am Ende die erreichbare
Taktfrequenz. Die 110nm ist da halt langsamer als 90nm oder 65nm beim
V5. Wie gesagt, im Datasheet ist das erklärt. Da stehen auch die Delays
für jedes mögliche Element des FPGA drin.

Besten Dank fuer die Erklaerung.

Sind die langsamen wirklich garantiert (im Sinne von definiert)
langsamer oder  wird da nur eine geringere maximale Schaltfrequenz
garantiert? Die dann ggf. auch nur erreicht wird.

Die Durchlaufzeiten durch die Logik und das Routing ist sind größer. Das
spiegelt sich dann halt in der max. möglichen Taktfrequenz nieder. Für
genauere Definitionen einfach mal in den Data-sheets schauen. Da stehen
für jedes Detail (LUTs, Carry, Setup/Hold bei FF usw.) die
Durchlaufzeiten drin. Ich denke mal dass das die Werte sind, die
garantiert werden können, so ähnlich als wenn Atmel beim AVR 16 MHz
vorgibt... Alles was knapp darüber ist, kann funktionieren, muss aber
nicht.

Wäre mal eine interessante Sache, das mal zu checken, allerdings hat es
seinen Grund, wenn ein Baustein mit einer geringeren Geschwindigkeit
deklariert ist.

Interessant ist in diesem Zusammenhang Folgendes: Ich habe ein
aktuelles Industriedesign, welches für einen grade-8 entwickelt wurde,
für einen identischen Chip in grade-6 rechnen lassen: Die Synthese ist
30-40% eher fertig, weil es viel weniger Probleme gab, das timing zu
treffen. Rechnet man das auf über 100 Syntheseschritte hoch, spart man
sich 15h = €1000,- Arbeitszeit. Da springt der Mehrpreis für die
teurere Bausteinversion dreimal raus. :-)

Du rechnest ja komisch ;-) Wer rechnet schon Synthesedurchläufe? Das
habe ich noch in keinem Angebot gesehen :-o Die Bausteine werden in
hunderten angefragt und da ist schon ein deutliches Unterschied -6 oder
doch -8 ;-))

Kest

Ich meine doch höherer Speedgrade bedeutet besseres Timing? So steht es
in allen Datenblättern von Xilinx. Oder hast du doich verschrieben?

Altera und Xilinx rechnen anders. Nicht ausgeschloßen, dass andere noch
was anderes ausgedacht haben.

Kest

"Wer rechnet schon Synthesedurchläufe? Das habe ich noch in keinem
Angebot gesehen "

Eben! Der Kunde will einen billigen Chip und untergräbt, daß es oft
einen Mehraufwand bedeutet, eine Schaltung in einen Chip zu stopfen,
insbesondere, wenn nur wenige Boards laufen und die Preise für die
Chips eigentlich Wurscht sind, weil die Entwicklungskosten entscheidend
sind.

Mir ging es daher diesmla nicht um die bessere Performance, die ja auch
ein Punkt ist) sondern den Mehraufwand der Entwicklung, den zu klein
geratene Chips verursachen. Dies merkt man, wie das Beispiel zeigt,
sogar bei den minimalen Unterschieden in Sachen speed grade.

Hab jetzt nochmal nachgeschaut, bei Xilinx bedeutet ein höhere
Speedgrade eindeutig eine höhere mögliche Taktfrequenz, also ein
besseres Timing. Ich dachte schon, ich wäre bescheuert...Nachzulesen zB
bei den Switching Characteristics im Datasheet. Andere Hersteller können
meinetwegen was anderes machen.

Hallo,


T.M. schrieb:

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Hab jetzt nochmal nachgeschaut, bei Xilinx bedeutet ein höhere

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Speedgrade eindeutig eine höhere mögliche Taktfrequenz, also ein

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besseres Timing. Ich dachte schon, ich wäre bescheuert...Nachzulesen zB

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bei den Switching Characteristics im Datasheet. Andere Hersteller können

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meinetwegen was anderes machen.

Bei FPGA's (groesserer Speedgrade == schneller z.B. -5) und bei CPLDs
ist es andersherum (kleinere Speedgradeangrabe == schneller z.B. -7).

Gruß,
Dirk

@Jurgen:
Das machen wir schon seit Ewigkeiten so: z.B. statt 1c4 wird dann
gleich 1c20 genommen. Stichwort -> Migration :-) Ich kann mir gar nicht
vorstellen, ein Design zu entwickeln, das zu über 80-90% des FPGA
einnimmt...

Kest