Gast
#418479
Hallo Leute, ich habe folgendes Problem. Ich möchte gerne eine variable Portlänge (zB Port A in Modul a) erstellen. das Modul a wir in einem übergeordetem Modul b instatiiert. Bei der Instatiierung habe ich ein generic zB temp => 17. Über dieses generic soll dann im Modul a die Portlänge des Ports a berechnet werden (zB: a: in std_logic_vector(data_in_width-1 downto 0)). Wie ist das zu realisieren? Für Infos vielen Dank! Gruß blitzgeist