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Forum: FPGA, VHDL & Co. VHDL Case statement covers only 4 out of 81 cases.


Autor: 123 (Gast)
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Hi,
Modelsim meldet bei folgendem cod den feler:Case statement covers only
4 out of 81 cases.
Aber warum? Bei 2 bit gibt es nur 4 Möglichkeiten und nicht 86!

CASE instruction_register( 15 DOWNTO 14 ) is

 when "00" => linear_address <= DPP0(3 downto
0)&(instruction_register( 13 DOWNTO 0 ));
when "01" => linear_address <= DPP1(3 downto
0)&(instruction_register( 13 DOWNTO 0 ));
when "10" => linear_address <= DPP2(3 downto
0)&(instruction_register( 13 DOWNTO 0 ));
when "11" => linear_address <= DPP3(3 downto
0)&(instruction_register( 13 DOWNTO 0 ));


end case;

Autor: Tom (Gast)
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der Datentyp std_(u)logic kennt aber 9 Zustände, was bei zwei Stellen 81
Kombinationen ergibt ...

Autor: Rick Dangerus (Gast)
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Also einfach noch einen default-Zweig hinten dran hängen und fertig...

Rick

Autor: +++ (Gast)
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Man sollte immer auch ein "when others" hinzufügen, auch wenn es
eigendlich überflüssig ist, dann passiert das nicht. Du musst bedenken,
dass man bei den erweiteren Signaltypen nicht nur mit  0 und 1 arbeitet,
sondern auch mit undefinierten, starken oder schwachen Zuständen.
Alternativ könnte man bit_vector nehmen, der kennt nur 0 und 1. So
sollte man das Probelm aber nicht lösen.

+++

Autor: ThomasW (Gast)
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Derartige Überlegungen machen auch für die Synthese Sinn. Z.B. beim
Anlaufverhalten nicht resettbarer fsm.

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