Verständnisproblem Signale

Keine Ahnung ;), aber das kannst du doch im Simulator gut testen.

Wird wegoptimiert. Am einfachsten ist es bei solchen Problemen 
natürlich, Du probierst das mit einem VHDL-Syntheseprogramm selber aus 
(und nicht mit einem Simulator, lieber SiO2).

In der Simulation werden die wegoptimiert, genauso wie in der Synthese.

Allerdings hast Du im CPLD/Realität natürlich eine Verzögerung. Die 
hängt davon ab, was Du für ein CPLD hast, was da sonst drin ist und wo 
Deine Pins liegen.

Diese Verzögerung wird in der Simulation aber nicht simuliert sondern 
unterschlagen.

Gruss
Axel

Hallo,

natürlich kann man auch das wegoptimieren auch unterbinden,
ich glaube der Constraint heißt "noreduce",
dann wird das Signal wirklich verzögert.
Ob das mit einfachen Zuweisungen funktioniert weiß ich nicht,
aber es funktioniert mit Invertern:

architecture arch1 of test is
    signal a, b, c, d, e, f: std_logic;
begin
    a <= not input;
    b <= not a;
    c <= not b;
    d <= not c;
    e <= not d;
    f <= not e;
    output <= not f;
end;

Für die Simulation müsste man dann noch die Verzögerungen angeben:
    a <= b after 2 ns;

Andreas

Wenn es wegoptimiert wird (was hier der Fall ist, da die signale nicht 
nach aussen wirken und nicht geclocked sind) dann gibt es ja nur den 
einen Pfad mit der einen routingabhängien Verzögerung - im Zweifelsfall 
quer durch den Chip. Da Du aber überhauptkeinen Port zu haben scheints, 
wird vermutlich alles wegomptimiert :-)

> Da Du aber überhauptkeinen Port zu haben scheints,
> wird vermutlich alles wegomptimiert :-)

...die Entity mit dem Port, wo die Signale input (als "in std_logic") 
und output (als "out std_logic") angegeben sind, sind da...