Hallo zusammen
Inzischen habe ich es geschaft ein erstes Programm, welches in VHDL
geschrieben ist, zum Laufen zu bringen. Den Code und ein paar Tipps
werde ich dann gelegentlich auf meiner Webseite platzieren.
Nun stehe ich aber wieder vor einem Problemchen: Der Titel sagt es
schon. Ich habe folgenden Code:
1 | library IEEE;
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2 | use IEEE.std_logic_1164.all;
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3 |
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4 | entity clkstim is
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5 | port (
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6 | phi1: out STD_LOGIC;
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7 | phi2: out STD_LOGIC;
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8 | reset: out STD_LOGIC);
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9 | end clkstim;
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10 |
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11 | architecture clkstim_arch of clkstim is
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12 | begin
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13 | reset_process: reset <= '1', '0' after 10 ns;
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14 | clock_process: process
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15 | begin
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16 | phi1 <= '1','0' after 10 ns;
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17 | phi2 <= '0', '1' after 12 ns, '0' after 18 ns;
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18 | wait for 20ns;
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19 | end process clock_process;
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20 | end clkstim_arch;
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und erhalte die Meldung:
"wait statement must contain condition clause with until"
Der Fehler tritt in der Zeile mit der Anweisung "wait for 20ns" auf.
Habt ihr vielleicht eine Ahnung, wie man dieses Problem lösen kann? Ich
arbeitet mit Quartus II
Beste Grüsse und vielen Dank im Voraus
Geri
