ModelSim

Hallo zusammen!

Ich habe meine VHDL Datei erfolgreich mit XILINX ISE compiliert. Nach 
dem ich dann die Testbench (Wavegenerator) auch erstellt habe, wollte 
ich diese im MODEL SIM simulieren lassen. Leider meldete mir ModelSim 
folgenden Fehler:
# ** Failure: (vsim-3807) Types do not match between component and 
entity for port clk

Ich habe dann in den Foren nach gleichem Fehler gesucht und 
herausgefunden, dass wenn ich bei meiner entity die eingänge vom 
Datentyp BIT auf STD_LOGIC wechsle, dass die Simulation dann 
funktioniert. Aber meine Frage ist, warum funktioniert es mit dem 
Datentyp BIT nicht??
Weiter habe ich bemerkt dass aus meiner VHD Datei eine VHW Datei für 
ModelSim generiert wird. Aber die VHD Datei und die VHW Datei stimmen in 
der entity nicht überein! Darum meldet der ModelSim Kompiler auch diesen 
Fehler. Warum wird die entity überhaupt einfacht verändert?? Gibt es 
Compilation Standards die BIT Datentypen nicht mehr akzeptieren ?

Folgende entity habe ich im VHD File:

entity SynShift is
generic(WIDTH : natural := 4;
      SHW : natural := 2);
    Port ( CLK : in  bit;
           LOAD : in  bit;
           R_L : in  bit;
           DIN : in  std_logic_vector(WIDTH - 1 downto 0);
           YOUT : out  std_logic_vector(WIDTH - 1 downto 0));
end SynShift;

Und folgende component wird im VHW File generiert:

ENTITY Test_Shift IS
END Test_Shift;

ARCHITECTURE testbench_arch OF Test_Shift IS
    FILE RESULTS: TEXT OPEN WRITE_MODE IS "results.txt";

    COMPONENT SynShift
        PORT (
            CLK : In STD_LOGIC;
            LOAD : In STD_LOGIC;
            R_L : In STD_LOGIC;
            DIN : In std_logic_vector (3 DownTo 0);
            YOUT : Out std_logic_vector (3 DownTo 0)
        );
    END COMPONENT;


Wäre froh um eine antwort....

MFG Marius