Altium: Bei manchen Netzen werden Netznamen nicht übernommen

Im Schaltplan haben die Pins aber ein Netz zugewiesen bekommen.

Zeig doch mal das Symbol. Allenfalls ist der Pin verdreht, oder nicht auf dem Gitter. Kann man die Netzliste auslesen ?

Im Schaltplan sieht es so aus.

Möglicherweise sind Leerzeichen nicht erlaubt, schreib anstatt "PC03 Z" einfach "PC03_Z".

Die Unterstriche kann man nicht sehen, sind aber da und sind auch nicht das Problem. Problematisch sind die Netze auf der linken Seite.

Mein erster Ansatz wäre in den Projektoptions nach zuschauen ob "Allow Ports to name nets" oder die anderen Options angehakt sind. (Mach alles aus)

Zweitens im Symbol Screenshot sieht das auf der linken Seite komisch aus. Busleitungen über Kreuz, was ist mit was verbunden ? keine Bus Entries. Die Busleitung sind nur Optik, kann ich mir wegdenken. Dann hängt da nur noch ein Port so lose in der Luft. Ich weiß nicht was da rauskommt.

Ich denke beim complilieren werden auch Warnungen und Fehler angezeigt, die wären auch mal interessant.

Die Bus Entrys habe ich optisch geändert. Die schrägen Bus Entrys nehmen mehr Platz in Anspruch...

Ansonsten denkt Altium beim Verify, dass die problematischen Netze duplicate sind und danach, dass die Netze nur an einen Pin gehen.

Macht Sinn, wenn die im Schaltplan doppelt sind, dass auf Platinenseite das System meckert wenn das Netz zum zweitenmal hinzugefügt werden soll. Die Frage ist warum sind die doppelt und nicht verbunden.

Im Screenshot fehlt an der Buslinie noch ein Netlabel PC[00..07]. Das Port weiß also gar nicht welche Leitungen rausgeführt werden.

Ich hab kein passendes Projekt zum selber rumprobieren, von daher meine Tipps nur so aus meinen Kopf.

Ich hab mein Demo Projekt um das Bus Problem erweitert. Ich habe mit Absicht die Bus- und Portnamen unterschiedlich gewählt. Üblicherweise sind die gleich, muss aber nicht so sein. Siehe Screenshot unterer Bereich TSen2 mit Data-Leitungen: Es gibt im Sub-Sheet vier Data Leitungen Data0 ... , die können müssen aber nicht mit Bus Entries an den Bus gehen. Der Bus Data[0..3] wird über ein Port nach außen gelegt. Im Master-Sheet kommt dieses Port rein und geht auf Bus B[0..3]. Der Bus hat nun zwei Namen daher das ERC im SubSheet. Auf die einzelnen Signale vom Bus B[0..3] kann ich mit oder ohne Bus Entrieszugreifen.

Im oberen Bereich ist mein Multichannel Beispiel, ich habs mal drin gelassen.

PS: ich weiß es nicht, aber ich glaube das dieses hier "PC[00..03]" kann das System nicht (also als Buslabel, als Portname schon). Ich denke da kommt PC0,PC1.. raus. Vieleicht so PC0[0..3].

Also der Hinweis mit den fehlenden Buslabel war auf jeden Fall sehr gut. Ich habe zusätzlich noch in den Options den Net Identifier Scope auf Global gesetzt. Jetzt gibt es keine Fehler mehr. Die Bus Entrys habe ich auch nochmal geändert, damit man sie optisch besser vom Bus unterscheiden kann.

Bei mir ist es egal, ob ich die Schreibweise PC07 oder PC7 bei Bussen verwende, beides geht.

Der Altium Support hat mir gesagt, dass ich die gleichen Netlabel auf 2 verschiedenen Schematicseiten jeweils 2mal verwendet habe. Bei Altium 17 hatte ich damit keine Probleme und es wundert mich, dass es solche Probleme in einer aktuellen Altiumversion gibt.

Ich habe auch noch die Busse PA und PB im Design und da hatte ich auch nur bei ein paar Signalen dasselbe Problem.