mehrere EDN-Files

Gast #426150
Lesenswert?

Hallo ich habe ein neues Projekt erstellt. Dort habe ich als TopSheet 
nicht ein Schematic, sondern Netzlisten ausgesucht. Als Netzliste habe 
ich das Projekt angegeben. Jedoch befinden sich im Projekt noch 
Block-Rams, die auch eine Netzliste besitzen. Wenn ich das Erzeugen des 
Konfigurationsfiles starte dann kommt folgende Fehlermeldung:

gdBuild:604 - logical block 'Signal_Analysis_Modul_Average_Modul_U4' 
with
   type 'Memory_U4' could not be resolved. A pin name misspelling can 
cause
   this, a missing edif or ngc file, or the misspelling of a type name. 
Symbol
   'Memory_U4' is not supported in target 'spartan3'

Ich habe diese Netzlisten auch, jedoch weiß ich nicht wie ich diese 
zusätzlich ins Projekt einbinden sollt. Mit hinzufügen habe ich es schon 
versucht.

Weiß jemand einen RAT?

Grüsse

Michael
Gast #426860
Lesenswert?

Moin'le

gaststatus: ich looge mich kaum unter meinen Forumsaccount ein, unter 
den für das wiki schon (aber der gilt seltsamerweise nichts fürs Forum? 
Und ich hab nicht alle Passwörter im Kopf. Auch hat es wohl eine 
Änderung in der Forumssoftware gegeben, vor ca 4 Wochen wäre ich kein 
Gast.

Max. Frequenz: Die maximale frequenz wird nirgends angezeigt. Zumindest 
nicht bei FPGA's (vielleicht bei CPLD's). BeiM "FPGA-Compilieren" gibt 
man eine Frequenz vor und nach dem Place und Route sagen dir die Tools, 
ob der FPGA diese Frequenz schafft und wie gut (wieviel Luft ist). Gibst 
du eine andere (höhere) Frequenz an, wird ein neuer FPGA gebacken, der 
deutlich über die Angaben des ersten liegen kann.

Diese Info über die erzielte Taktung steht im Place und Route report, 
die ISE erzeugt ein File namens *.par, da stehts auch drin.

Wie man sich in der ISE hinklickt, zeigt der screenshot.
Angehängte Dateien:

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