Gast
#426987
Hi, how can I configure INOUT (bidirectional) Signals in testbench? I'm starting up with vhdl and I couldn't find not simple solution on the startkit! Thanks
This is a german forum, so please ask your question in german. Use comp.arch.fpga or comp.lang.vhdl instead. Regards Klaus
Gast
#427016
Entschuldigung! My Deutsch ist nicht so gut! Wie kann ich konfigurieren bidirektionale Signale in ein Testbench? Danke
Gast
#427060
@Klaus: Blödsinn! Kest
Was ist ein Blödsinn ?
Gast
#427094
Fremdsprachige zu vertreiben. wenn Du nicht helfen willst/kannst, das lass es, oder gib einen TIP wo man in Englisch spricht.
Ich wollte niemanden vertreiben und ich hätte auch kein Problem auf englisch zu antworten. Wenn Du meine Antwort liest, dann siehts Du auch, dass ich 2 Foren angegeben habe, wo man englisch spricht. Ich bin kein großer Experte für Foren, aber nach meiner Erfahrung einigt sich jedes Forum auf eine Sprache, und bei diesem hier scheint es eben Deutsch zu sein. Obwohl ich glaube, daß sicher alle ausreichend englisch sprechen, sollten die Diskussionen hier doch in Deutsch geführt werden. Nur darauf wollte ich in meiner Antwort hinweisen. Falls meine Antwort aber zu ruppig geklungen hat, möchte ich mich hiermit bei none_1 entschuldigen, (auf Deutsch bräuchte ich mich bei niemandem entschuldigen) Klaus
@none_1 Wo genau liegt dein Problem? In einer Testbench müssen die INOUT-Port-Signale, die Du an das zu testende Modul legst, zu dem passen, was das Modul erwartet. Wenn dein Modul die Daten lesen soll ( = IN), dann muß deine Testbench diese liefern und die Testbench muß Werte an die Signale zuweisen. Wenn dein Modul die Daten liefert (= OUT), muß die Testbench die Signale auf hochohmig schalten ( 'Z' zuweisen).
Gast
#427197
wenn ich eingebe ein Wert wird mein Signal Rot bei Simulation. Deshalb ich glaube ich darf der Wert nicht geben.
Gast
#427344
Wenn Dein Rot angezeigter Wert ein 'X' ist, dann hast Du einen Bus-Konflikt, weil Dein Modul z.B. das Signal auf '1' setzen will, aber deine Testbench das Singal auf '0'. Weist Du wie ein Bus funktioniert und was Tri-State ist? Dein Modul und Deine Testbench müssen sich genau so verhalten.
Gast
#427499
hi none_1, this is just a problem with your testbench, you have to simulate the tristate for your inout port... like klaus said, when you want to read data from your inout, you have to set your port to 'Z' before... regards
Das rote könnte aber auch auf noch ungesetzte Busleitungen hindeuten. Hört sich für mich so an, als seien beide auf input und noch garnicht getrieben. (data signals not driven at all therefore unknown bevaviour detected by simulator)
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