Nachdem ich mich näher mit den Logicanalyser beschäftigt habe, habe ich realisiert, dass ich ein synchrones ram brauche. Dies hat so einiges Verändert. Nun starte ich das Projekt neu, und hoffe die Leute von dem LA Projekt zu erreichen, dass Sie mir dabei helfen, oder auch mitmachen. Die Hw baut auf folgendem Auf: C7C1329, 64kx32bit synchronem Sram, dad um die 8Euro zu bekommen ist. Die Idee ist, 16 kanäle, optional 32. Als reiner Analyzer, ohne PC, zum Lauschen von Protokollen, Handshakes, ... . Dabei sollen 16bit aufgezeichnet werden und bei den anderen 16bit läuft ein Zähler hoch. Der Clock wird nur freigegeben, wenn ein unterschiedliches Pattern erkannt wird. OK, es wird die hälfte des Speichers verschenkt, aber andereseits werden die Daten so auch komprimiert (RLE). Aufbauen würde ich es mit mehreren Platinen. Eine für den 16bit Zähler, der die RLE Kodierung vornimmt. Eine andere für die Eingangsbufferung und Levelkonvertierung. Eine für die Triggerung und Erkennung von Wiederholungen. Diese Triggerkarte sollte Optional sein. Eine für den Speicher mit Mikrocontroller, der rs232 und Igor-USB beherrschen sollte. Weiters sollte die MCU ein graphisches Display ansteuern können (spi/i2c). Es sind noch weiter Platinen gaplant, aber dazu später. Noch wichtig, die Clips sollten in Vierergruppen aufgeteilt werden, und mit 10Pin Buchsen verbunden werden (GND/VCC/4xsignal+shield). Dies ermöglicht diverse Szenarien, zb. 4xCmos 3.3V Probes + 4x1.2V Probes oder 4xTTL und 4xCMOS oder 4xdifferenzial irgendwas. Weiters ermöglicht es, eine Probe zu verlängern, um z.B einen Encoder am Motor zu montieren, der 20mt entfernt steht. Wenn 32 Kanäle gebraucht werden, dann kann man das Zählerboard wegnehmen und stattdessen ein Bufferboard und eventuell ein Triggerboard verwenden. Auch sollte es möglich sein, statt den 100MSP auf 200MSP aufzustocken, indem ein Latch die 16 AUX Eingänge zwischen zwei Clocks zwischenspeichert. Ich weiss nicht, ob die bereits fertige Triggerung des LA Projektes einfach nur zu übernehmen ist. Das ist die generelle Idee. Ich weiss natürlich, daß 100MHZ signale über Stecker nicht ganz ohne ist, da können schnell Kompromisse entstehen.
Hallo, ich moechte Dir ungerne die Luft aus dem Segel nehmen, aber wie beim ersten Thread scheint mir das Grundkonzept komplett ueberzogen. >C7C1329, 64kx32bit synchronem Sram, dad um die 8Euro zu bekommen ist. 1. Frage: Wo bekommst du den Speicher? Ich suche schon laenger einen Lieferanten mit kleinern Stückzahlen. Die Frage ist auch ob es lieber NOBL Speicher sein sollte oder gleich ZBT 200MHz synchrones SRAM. >Aufbauen würde ich es mit mehreren Platinen. >Eine für den 16bit Zähler, der die RLE Kodierung vornimmt. >Eine andere für die Eingangsbufferung und Levelkonvertierung. >Eine für die Triggerung und Erkennung von Wiederholungen. >Diese Triggerkarte sollte Optional sein. Moechtest du ein TTL Grab aufbauen mit 100MHz oder noch mehr Frequenz? In dem Fall solltest Du Dir mal die Preise für 4 / 6 Lagen PCB's anschaun, dann wirst du schnell zum Endschluss kommen das jeder cm² ordentlich Geld kostet. >Eine für den Speicher mit Mikrocontroller, der rs232 und Igor-USB >beherrschen sollte. Weiters sollte die MCU ein graphisches Display >ansteuern können (spi/i2c). Wozu den noch ein Mikrocontroller? Der PC sollte doch schon die FrontEnd sein und ein Monitor zur Signaldarstellung ist doch um einiges besser. Fazit: Schau Dir mal einige FPGA's von Xilinx Altera Actel usw. an und arbeite dich langsam in VHDL / Verilog ein und versuch das Projekt damit zurealsieren. Der Mikrocontroller kann auch eingespart werden, weil der FPGA / CPLD eine Anbindung über ein USB Chip zum PC realisieren kann. Zwei sehr gute Logic Analyzer mit FPGA / CPLD findest du über diese Links. http://de.sump.org/projects/analyzer/ http://minila.sourceforge.net/ Der MiniLA ist schon sehr komplex und bietet viele Möglichkeiten, desweiteren ist die FrontEnd Software auch schon sehr gut. Der Logic Analyzer von Sump's Homepage ist optimal zum kennenlernen und eine sehr gute Grundlage.
Dirk wrote: > Hallo, ich moechte Dir ungerne die Luft aus dem Segel nehmen, aber wie > beim ersten Thread scheint mir das Grundkonzept komplett ueberzogen. > >>C7C1329, 64kx32bit synchronem Sram, dad um die 8Euro zu bekommen ist. > > 1. Frage: Wo bekommst du den Speicher? Ich suche schon laenger einen > Lieferanten mit kleinern Stückzahlen. IC CY7C1329-100AC RS Bestellnummer 469-5646 Menge Preis/VPE 1+ 7,59 € 26+ 6,01 € 101+ 5,36 € Die Frage ist auch ob es lieber > NOBL Speicher sein sollte oder gleich ZBT 200MHz synchrones SRAM. > >>Aufbauen würde ich es mit mehreren Platinen. >>Eine für den 16bit Zähler, der die RLE Kodierung vornimmt. >>Eine andere für die Eingangsbufferung und Levelkonvertierung. >>Eine für die Triggerung und Erkennung von Wiederholungen. >>Diese Triggerkarte sollte Optional sein. > > Moechtest du ein TTL Grab aufbauen mit 100MHz oder noch mehr Frequenz? 100Mhz und darunter, das ist doch nicht so schwer. > In dem Fall solltest Du Dir mal die Preise für 4 / 6 Lagen PCB's > anschaun, dann wirst du schnell zum Endschluss kommen das jeder cm² > ordentlich Geld kostet. Wenn ich die Signale, 100Mhz und höher von den IC´s oder Platine mit Flachbandkabel runter holen muss, dann kann das wirklich auch mit 2Layern gelayouted werden. Weiters ist das auch ein Grund, daß ich eine aktive Bufferung so nahe wie möglich an der Teststelle haben will, damit bei höheren Frequenzen nicht das Kabel zur Antenne/kapazität wird und das Messergebnis falsch beinflusst. Mit Alu-Gehäuse und entsprechender Abschirmung ist das Kein Problem. Wenn es trotzdem Probleme gibt kann man es besser abschirmen. Man kann z.B die Platine mit breitem Klebeband umwickeln und dann leitfähigem Schaumstoff (den man gratis bekommt, z.B. PC Motherboard, ev. nachfragen bei besserem PC-Händler, der das Ding wegschmeist) drumherumtun, den man mit einem auf Masse gelötetem Draht auf Masse giebt. Nochmal den Klebestreifen drumherum, damit es nicht mit dem Gehäuse kontakt macht, und es ist dann wie eine 4-Layer Platine. Dies für Einzelanfertigungen, bei entsprechendem Interresse >=25 ist 4-6 Layer Pcb sehrwohl möglich (außerhalb Deutschland). Abgesehen mal davon, wenn ich z.B eine Platine mit voltage-translators oder buffern habe und zwischem jedem pin eine Leitung mit GND durchgehen lasse, brauche ich bestimmt keine 4-layer. Auch für ein CPDL, wenn beim Projekt auf das Pinout und Routing geachtet wurde, kann auch mit einer 2-layer gemacht werden, natürlich mit ausreichenden Masseflächen und so weiter. > >>Eine für den Speicher mit Mikrocontroller, der rs232 und Igor-USB >>beherrschen sollte. Weiters sollte die MCU ein graphisches Display >>ansteuern können (spi/i2c). > > Wozu den noch ein Mikrocontroller? Der PC sollte doch schon die FrontEnd > sein und ein Monitor zur Signaldarstellung ist doch um einiges besser. > Damit ich das Teil auch offline benutzen kann, Beispiel loggen für 5-10 Sekunden, optional kurze Analyse und dann Abspeicherung in ein Flash (SD-CARD al Beispiel) oder Anzeige am Display, dann beginnt es von Neuem. Weiters ist folgendes Interressant: Loggen eines oder mehreren ADC werten im internem Ram des Micros. Temperatur fällt mir spontan dazu ein, weiters Spannung. Das sind sachen die nicht so eine große Samplerate brauchen, oder einfach als Triggerung verwendet werden könnten. Weiters kann es interressant sein, neben den high speed 8bit ADC, die am LA angeschlossen werden können auch langsamere, dafür aber genauere ADC werte zu haben, sei es mit der Auflösung des Mikros, als auch solche, die seriell betrieben werden und dafür eine Auflösung bis zu 24bit haben. Ein dritter Grund könnte sein, daß damit das Gerät einfach umprogrammiert werden kann und damit and spezielle Situazionen angepasst wird. Dies kann dann auch von Entwicklern gemacht werden, die kein VHDL können. > Fazit: Schau Dir mal einige FPGA's von Xilinx / Altera /ctel usw. an > und arbeite dich langsam in VHDL / Verilog ein und versuch das Projekt > damit zurealsieren. Der Mikrocontroller kann auch eingespart werden, > weil der FPGA / CPLD eine Anbindung über ein USB Chip zum PC realisieren > kann. Zwei sehr gute Logic Analyzer mit FPGA / CPLD findest du über > diese Links. > > http://de.sump.org/projects/analyzer/ > > http://minila.sourceforge.net/ > > Der MiniLA ist schon sehr komplex und bietet viele Möglichkeiten, > desweiteren ist die FrontEnd Software auch schon sehr gut. > > Der Logic Analyzer von Sump's Homepage ist optimal zum kennenlernen und > eine sehr gute Grundlage.
MiniLA ist etwas in der Richtung, danke für den Hinweis. Jedoch will ich im CPDL mehr Funktionalität, wie z.B mehrere Triggermasks mit State-machine und Timeout, dafür die Addressgenerierung sowie den Timestamp extern mit conventionellen Bauteilen realisieren. Es sind blos 3 Bauteile je Zähler. Vom Interface her, Printer Port ist schnell, aber schwer zu finden, beziehungweise auf Laptops überhaupt nicht mehr, und das verwendete USB ist nicht gerade schnell. Eigentlich will ich sowas schon recht Modular aufbauen, daß ich z.B auch z.B 64bit Busse analysieren kann, indem ich 3x solche Geräte zusammenschalte und dabei auch Addressen als Trigger hernehmen kann. Das VHDL coding ist nicht das Problem.
Ich habe schon Digitalschaltungen mit 100 MHz Clock gebaut. Eine 2-Layer PCB ist Unfug, selbst wenn man es irgendwie noch routen könnte. Wenn man so'n Projekt ERNSTHAFT machen möchte, sollte man gleich alles ordentlich auf EINE 4-Layer-Platine bringen. Dann kann man auch ordentlich moderne Bauteile nutzen, die es i.d.R. nur noch in SMD Gehäusen gibt. Klar, die Sache wird nicht billig. So eine Aufgabenstellung scheint mir aber auch keine 5-Tages-Schnellprojekt zu sein, eher Monate.
100Mhz ist auch nur so eine Marke. Zum Testen können auch 50Mhz oder 20Mhz herhalten. Und EMC/EMF ist auch nicht so kritisch, da ja klar ist, daß wenn ich ein 100-200Mhz Signal über einen fliegenden Kabel abklemme, das natürlich als Antenne wirkt und Störstrahlung verursacht, auch wenn du für den LA 80.000 hinblätterst. Aber um das geht es mir hier gar nicht. Mir geht es um einen LA/DSO, der auch ohne PC vor sich hin loggen kann, gute Trigger hat, und auch im bereich 200-600Mhz eingesetzt werden kann. Weiters sollten mehrere gleiche Geräte zusammengeschalted werden können, um eine entsprechende Anzahl von Kanälen bereitzustellen, ohne auf den Triggerkonfort zu Verzichten. Die Triggerung sollte mindestens dreistufig sein. Weiters ist der Preis ein wichtiger Faktor. Dies ermöglicht dann Messungen von komplexen Bussen mit Bandbreiten von bis zu 600Mhz bei bezahlbaren Kosten. Ich sehe schon, kein reales Interresse für so ein Projekt. Komisch, aber ok.
Francesco Na wrote: > Ich sehe schon, kein reales Interresse für so ein Projekt. > Komisch, aber ok. Interesse ist schon da, nur die Leute die an Bussen mit 600MHz arbeiten, haben professionellere Geräte. Die meisten kommen mit einem 100MHz Logik Analyser aus, der reicht für normale uC Anwendungen und lässt sich auch günstig realisieren.
Meine Anforderung ähnelt der CPLD/AVR Lösung. Bezüglich der Kosten, bei verwendung eines Srams unter 10Euro, (auch von einem alten Motherboard), eines CPDL um die 3 Euro, AVR, ... komme ich auf 20 Euro für die Bauteile ohne Display, mit fixen Frequenzen. Ein rechteck Frequenzgenerator kostet unter 5 Euro. Es ist klar, daß sowas wie LoLa günstiger ist. Andererseits, für 30Msp bei 16bits oder 60Msp bei 8bit kann man gleich einen 420Mbit USB controller von cypress nehmen, preis 15Euro, der ist aber dann sehr flexibel, da dann wirklich alle Triggerung/Interpretierung im PC gemacht werden kann. Das Fifo und Dma ist bereits im Mikro integriert. Da zahlt sich dann eine andere Implementierung sowiso nicht mehr aus. Das gleiche gilt für eine Implementierung eines OSZ mit einem Flash wandler, 50MSP. Dieser Mikro kann mit 2-Layer aufgebaut werden, entsprechende Layouts sind vorhanden. Mein Projekt ziehlt über diese 50Msp/s Grenze hinaus, bzw. als Standalone Gerät, welches die Daten im Display anzeigt oder auch nur auf Flash abspeichert und bei einer Schaltung mitlaufen kann. Es ist klar, daß das ein etwas spezielles Gerät ist, aber es wäre sicher sehr Interressant. Die Standalone lösung mit SD-Karte oder Flash interressiert mich sehr. Zugegeben, der Speicher ist ein bisschen klein, aber laut meiner Meinung genügt er.
Ich habe schon so einige einfache Logicanalyzer angeschaut. Entweder
waren Bauteile drin, die für den Otto-Normalverbraucher nicht zu
bekommen waren ("findet man oft auf alten Mainboards") oder die Sachen
sind mittendrin steckengeblieben. Das beste ist wohl noch der MiniLA,
aber auch da sieht es mit der Bauteilversorgung nicht so gut aus.
Letztendlich habe ich mir überlegt, ob ich 100 Euro in Bauteile
investieren soll oder für 300 ein Fertiggerät mit ausgefeilter Software
kaufe (ohne die ist ein LA ziemlich nutzlos). Ich hab mich für das
Fertiggerät entschieden, einfach, weil es funktionierte!
Wenn ich das hier so lese, habe ich den Eindruck, dass du dir einige
Sachen doch wesentlich leichter vorstellst, als sie in der Praxis sind.
Und ein LogicAnalyzer ohne PC macht für mich wirklich gar keinen Sinn.
Wenn du 100MHz-Signale aufzeichen willst, dann hast du DatenMENGEN, die
selbst auf einem grossen PC-Monitor nur schwer zu bewältigen sind. Auf
einem kleinen LCD-Display möchte ich mir so etwas definitiv nicht
anschauen.
Im Prinzip habe ich folgendes:
- Speicher (ram) 2x 15ns, die Interleaved betrieben werden, für max
50Mhz geht
1x Ram. 10ns Rams sind schwer zu Beschaffen, 15ns geht.
- Address-Counter, der die Addressen hochzählt, 16bit (3x standard ttl
IC)
- Repeat-Counter, der die Wiederholungen hochzählt, 16bit (3x standart
ttl IC)
Dieser Repeat-Counter ist optional und wenn nicht Verwendet können
stattdessen 32bit anstatt 16bit aufgezeichnet werden. Entweder
Steckbar oder
mittels Enable zuschaltbar.
- Ein CPDL, das folgendes macht:
Vorherigen 16bit Wert mit Aktuellem vergleichen, wenn nicht gleich
Addresscounter incrementieren. Dieser Inkrementierungsimpuls wird auch
als Reset für den Repeat-Counter verwendet.
Triggerung vornehmen: Aktuellen Wert mit (dont´care) Mask anden und
des Ergebnis mit (match) Register vergleichen. Diese Register werden
seriell oder parallel geladen. Bei Übereinstimmung
Triggerflag setzen. Es gibt drei solcher Triggerregister, und ein
externe MCU macht die State-Machine. Dies liese sich
sogarKonvenzionell
aufbauen.
- MCU, Einlesen des Rams und weitergeben auf rs232 oder usb,
state-Machine, generierung von low speed clocks, 10bit ADC
speicherung,
diverse andere Aufgaben.
- Interne Clock Generierung, vielleicht auch programmierbaren
Oscillator.
Das ist das Prinzip und ich bin mir zimlich sicher, deß das ohne
Probleme
machbar ist.
Ich brauche das auch ohne PC, um z.B. sporadisch auftretenden Probleme
Analysieren zu können, oder z.B. die Sw unter realtime Bedingungen
zu Profilieren, sofern entsprechende Debug-Outputs zur Verfügung stehen.
Francesco, wie die anderen bin ich der Ansicht, dass alles in ein FPGA hineingehoert und der PC als Display gebraucht werden sollte. Ich wuerde allerdings einen eigenen Controller fuer die Communication mit dem PC spendieren, und nicht einen softcore nehmen. uu
Wie schnell ist das FPGA eigentlich (trigger, speicher). Ich beforzuge das CPDL, aus Geschwindigkeitsgründen und weil damit sehr einfach eine Erweiterung möglich ist. Weiters möchte ich es als DSO benutzen, mit Sampleraten von 500MSP. Auf gleichzeitiges Messen und Datenübertragen lege ich nicht Wert, das kann hintereinander passieren. Mit 2 gleichern Geräten sollte ich dann 1Ghz haben, wenn ich sie Zusammenschalte und mit einem halben Takt Differenz Sample.
Habe vor einer Stunde das Sram bekommen (64k x 16, 15ns) und erst Tests gemacht. Derzeit ohne Triggerung (für Analog), nur mit 100Mhz und 125Mhz Samplingrate bei 16 bit. Es funktioniert Einwandfrei. Derzeitiger Aufbau: 100/125 Mhz Osc, durch 2 Geteilt und Invertiert sowie nicht Invertiert jeweils einem Sram zu den Write (BtH,BtL) pins zugeführt, sowie dem Addresszähler (2x 8 bit counter).
Habe vor einer Stunde das Sram bekommen (64k x 16, 15ns) und erst Tests gemacht. Derzeit ohne Triggerung (für Analog), nur mit 100Mhz und 125Mhz Samplingrate bei 16 bit. Es funktioniert Einwandfrei. Derzeitiger Aufbau: 100/125 Mhz Osc, durch 2 Geteilt und Invertiert sowie nicht Invertiert jeweils einem Sram zu den Write (BtH,BtL) pins zugeführt, sowie eines dieser Clocks zum Addresszähler (2x 8 bit counter).
Interessante Experimente die du da machst. Was ich aber nicht verstehe ist. laut Datenblatt der meisten SRAM muss ja erst die Adresse anliegen bevor die eigentliche Schreibsequenz beginnt (oder verstehe ich das falsch). Wie funktioniert das? der Zähler braucht doch auch noch etwas „Gattererlaufzeit“. Oder kann es sein das dein Adressbus doch nur mit 50/ 66,66 MHz läuft. Normal teilt ja die erst Zählerstufe doch auch schon durch 2. Soll kein Miesmachen oder Kritik sein - ich interessiere mich nur eben auch für das Thema. (welches RAM und welche Zähler verwendest du eigentlich). Gruß
Ich verwende das CY7C1021B und laut Datenblatt ist diese Zeit, wo die Addressen Anliegen müssen, bevor der Schreibvorgang gestarted wird, 0. Mein Addressbus läuft nur mit 50/62.5Mhz. Praktisch geht die Clockleitung (nach dem Teiler) zum Address-Counter und gleichzeitig zu einem Inverter und auch zu einem Gatter, damit alle die gleiche Laufzeit haben. Ich verwende AHC Bausteine, 1.8-1.9 nS Gatterlaufzeit max. Den Teiler verwende ich deswegen, damit ich immer 8nS habe, was dann genau das Max des Datasheet darstellt. Ich verwende deshalb so schnelle Bausteine, damit ich 500 Samples/Sekunde realisieren kann, indem ich mehrere Srams nehme. Die Srams kosten mich etwas über 3 Euro (2.78 Euro ohne Märchensteuer) das Stück. Dies war 16bit sampling. Mein Plan ist, die 16 bit auf 2x 8bit (Zeitversetzt) zu Reduzieren, mittels Latch. Dann kann ich mit zwei Srams 250MSP realisieren. Mit vier komme ich dann auf 500MSP für den Analogen Teil. Da ich das Modular aufbauen will, sollte mit dem Gleichen Gerät auch 16x4 Kanäle loggen, oder 16x2 mit Kompression, oder auch nur 16, dafür aber die doppelte/vierfache Zeit. Aus diesem Grunde wollte ich die verwendete Frequenz, welche dann über die Stecker geht, gering halten. 62.5Mhz in meinem Falle. Eine andere Möglichkeit wäre, 8x 60Mhz ADC´s zu verwenden, die jeweils Zeitversetzt sind, damit man 480MSP erreicht (in SW) oder höher. Das Quarz ist sehr genau, zumal auch durch 2 geteilt wird. Da kann man dann vielleicht um 0.3% übertakten, zumal das normalerweise Einkalkuliert ist wegen der Quarztoleranz, um auf die 500MSP zu kommen. Die Srams mit 15ns sind einfacher zu bekommen. Ich habe ein BGA Bauteil mit 32bit gesehen, das unter 2ns für ein Write/Read braucht. Auf Bestellung ist es zu bekommen, die Ansteuerung ist ein bisschen Schwierig, um 500MSP zu erreichen, und das BGA Löten ist auch nicht ohne. Preislich liegt das BGA um die 50 Euro (8Mbit, 256Kbitx32) gegen die 12Euro (4Mbit, 4x64Kbitx16).
Mit dem BGA könnte man 2Kanäle, 1Gbit oder 1Kanal, 2Gbit machen, um beim Vergleich fair zu bleiben, jedoch ist das PCB schwieriger, und ich habe nicht die notwendige Ausrüstung, das PCB Layout zu Verifizieren, bei diesen Frequenzen. Ansonsten würde mich ein 2GSP DSO um 280 Euro sehr reizen, das 500MSP für ca75 Euro geht auch (1 Kanal). Preislich gesehen ist aber kein Unterschied, da man mit 4x auch 2 Kanäle mit 1GSP hat. Diese Option sollte man sich offen halten, daß man 2 Geräte Syncronisieren kann, um 1GSP pro Kanal zu erreichen. 4 Geräte zu Syncronisieren ist schon schwieriger, müsste aber auch gehen.
Ließen sich die TTL nicht auch durch einen CPLD (mit ausreichenden Pins) ersetzen? Der ist zwar Pin-to-Pin langsamer als AHC, aber wenn man auch die Inputs durch ihn laufen läßt ist die "Gruppenlaufzeit" ja in allen Pfaden konstant und 250MHz sollten machbar sein. So wäre auch die Hardware praktisch Software;-)
Ich dachte, die Triggerung und die Erkennung von gleichen Patterns (Teil der Komprimierung) in ein CPLD mit 44 Pins (billiges) zu Realisieren, oder machen lassen. Die zwei Zähler glaube ich, zahlt sich nicht aus, im CPLD zu machen, da die externen Bauteile billiger sind. Das CPLD braucht man sowiso nur beim Logic-Analyzer. Beim DSO dachte ich, einfach den ADC des Micros mitlaufen zu lassen, zwecks Triggerung, und auch die MSB Bits per Micro zu überwachen. Das sollte ausreichen.
Hallo, vielen Dank für die ausführliche Antwort. Auch wenn ich deinen Optimismus nicht ganz teile werde ich jetzt doch mal dein Einsatz von AHC - Logik in Erwägung ziehen. Ein Problem was ich sehe ist das du mit 250 MHz also 4 nSek. doch schon arg an die Grenzen gehst. Ob da die Anstiegszeit der Logik nicht schon viel zu hoch ist ? Zudem sehe ich erhebliche Probleme mit dem Zeitversetztem betreiben. Das Timing wird da schon extrem schwierig. Neben Anstiegszeiten gibt es ja noch parasitäre Kapazitäten, unterschiedliche Temperaturverhalten etc. die Einfluss haben auf die reale Signallaufzeit. Bei den ADC’s (ich vermute der übliche Verdächtige ADC830 (es gibt auch einen Pinkompatiblen ADS 831 der 80 MSps kann und kaum teurer ist) befürchte ich, das wenn man mehrere Zeitversetzt laufen läst, das Bauteiltoleranz und Zeitversatz im timing gewisse Grenzen setzten. Ich will dich sicher nicht demotivieren (bin halt nur selber eher Pessimist) wenn du auch nur einen Teil von dem schaffst was du dir vornimmst ist das schon toll. Ich möchte dich aber noch auf den ADC08200 von National Semiconductors hinweisen der hat 8 bit, 30 - 200 MSps und kostet bei Digikey gerade mal 10,73 Netto. Ich habe den allerding auch noch nicht. Wegen schnellerem Speicher könnte ich dir aber eventuel behilflich sein. Geh mal auf Schukat.de zu den SRAM SM611016HSA10J SRAM HS as 5V 64Kx16 10ns SOJ44 z.B. kostet 2,70 EURO plus MwSt. das Datenblatt erinnert an deinen, hat aber 10 nSek. (Im 2006 Katalog stehen die noch deutlich billiger muss ich mal abklären) SM614008HSA10J SRAM HS as 5V 512Kx8 10ns SOJ36 kostet 3,35 Netto. 3,3 V oder TSOP II Typen haben die natürlich auch. Ich bestelle gelegentlich (leider nicht oft) für die Firma bei denen. Ich könnte dir evtl. was mitbestellen. Viel Erfolg noch Gruß
Ein anderer wrote: > Hallo, > vielen Dank für die ausführliche Antwort. Auch wenn ich deinen > Optimismus nicht ganz teile werde ich jetzt doch mal dein Einsatz von > AHC - Logik in Erwägung ziehen. Ein Problem was ich sehe ist das du mit > 250 MHz also 4 nSek. doch schon arg an die Grenzen gehst. Eigentlich nicht, da ich da ja prallel arbeite, also 16nS / Sram. Die 8nS braucht es stabile Pegel, also werde ich da synchrone Latches (Clockgesteuert) nehmen, warscheinlich, muß noch sehen. Die 8nS sind Max, im Normalfall sind es weniger, 4-5nS. Vom Timing bin ich in den Spezificationen. > Ob da die > Anstiegszeit der Logik nicht schon viel zu hoch ist ? Zudem sehe ich Soweit ich weiss, haben die einen 16 ohm Resistor eingebaut. Achso, nein, da der Fehler Kumulativ ist, also wenn er 2nS später hochgeht, dann geht er auch 2nS später runter. > erhebliche Probleme mit dem Zeitversetztem betreiben. Das Timing wird da > schon extrem schwierig. Da sehe ich kein Problem. > Neben Anstiegszeiten gibt es ja noch parasitäre Kapazitäten, > unterschiedliche Temperaturverhalten etc. die Einfluss haben auf die > reale Signallaufzeit. Bei den ADC’s (ich vermute der übliche Verdächtige > ADC830 (es gibt auch einen Pinkompatiblen ADS 831 der 80 MSps kann und > kaum teurer ist) befürchte ich, das wenn man mehrere Zeitversetzt laufen > läst, das Bauteiltoleranz und Zeitversatz im timing gewisse Grenzen > setzten Deshalb will ich auch externe Latches verwenden, die kosten nicht viel und sind sehr genau bezüglich des Timings. Weiter halten Sie den Pegel Konstant, so daß kleinere Timingabweichungen (Temp/Toleranzen) keinen Einfluss haben. Weiters ist der ADC mit dem Clock des Rams synchronisiert. Die Zeitversetzung von 4nS wird über PCB-Laufzeit realisiert, daß Sie nicht variert. > Ich will dich sicher nicht demotivieren (bin halt nur selber > eher Pessimist) wenn du auch nur einen Teil von dem schaffst was du dir > vornimmst ist das schon toll. Ich möchte dich aber noch auf den > ADC08200 von National Semiconductors hinweisen der hat 8 bit, 30 - 200 > MSps und kostet bei Digikey gerade mal 10,73 Netto. Ich habe den Ja, ich habe gehört, dass die NS vom Rauschverhalten und Clock besser sein sollen als die Philips, und sogar weniger kosten. Ich habe da so einen 50MSP im Auge, der günstiger und besser / unkritischer sein soll. Habe gerade die Bezeichnung nicht zur Hand. Sonst habe ich mit einem 500MSP ADC geliebäugelt. Der kostet zwar um die 52 Euro, jedoch wenn die Gesamtkosten 75Euro / Kanal bleiben, so ungefähr, dann verwende ich ihn. Natürlich sind 4x 50MSP welche als 4x 50MSP ADC Kanäle oder als 1x 200MSP Kanal auch Verführerisch, aber im Moment habe ich die 500MSP Version lieber. Wenn ich mehr Kanäle brauche, kann ich immer noch die ADC Platine ersetzen. > allerding auch noch nicht. Wegen schnellerem Speicher könnte ich dir > aber eventuel behilflich sein. Geh mal auf Schukat.de zu den SRAM > > SM611016HSA10J > SRAM HS as 5V 64Kx16 10ns SOJ44 > z.B. kostet 2,70 EURO plus MwSt. das Datenblatt erinnert an deinen, hat > aber 10 nSek. > (Im 2006 Katalog stehen die noch deutlich billiger muss ich mal > abklären) > > SM614008HSA10J > SRAM HS as 5V 512Kx8 10ns SOJ36 kostet 3,35 Netto. > > 3,3 V oder TSOP II Typen haben die natürlich auch. > > Ich bestelle gelegentlich (leider nicht oft) für die Firma bei denen. > Ich könnte dir evtl. was mitbestellen. > Muss mal Reinschauen. Danke. Im Moment bevorzuge ich diese Lösung. Auch weil es Symmetrisch ist und es wegen dem LA besser geht, 4x Sram als 5x Sram, auch wenn dann 2Kanäle gehen bei nur einem Ram mehr, aber die Komprimierung geht dann nicht mehr, oder nur mit 4x Sram, dann brauche ich mehr IC´s und die 100HZ machen mir Probleme. Nicht wegen den paar HZ mehr, aber weil ich dann keinen OSC bekomme, den ich teilen kann. Wenn ich das nicht mache, dann habe ich keinen garantierten 50% duty cycle, und insofern Verletze ich die Spezificazionen. Weiters sind OP-Verstärker unter 100MHZ billiger, einfacher. Aktuell habe ich 8nS Clockimpulse, nicht 4nS. Ich könnte jedem Sram ein Latch spendieren, dann hätte ich 16nS, aber die 8nS entsprechen den Spezificationen und funktionieren, mit größerem Sicherheitsbereich. Ich habe die Frequenz hochgeschraubt und getestet, wann es nicht mehr ging. Sram gibt es zwei Typen, Syncrone und Asyncrone. Was ich brauche sind Syncrone, sonst gibt es Probleme bez. Timings und Clocks/Triggering. Auch wenn das was ich habe kein Syncrones ist, , sind die Timings, die es einem Solchem sehr ähnlich ist, sodaß ich es verwenden kann, als wäre es ein Syncrones. Habe mir das Timing angeschaut, das vom SM611016HSA10J. Kann ich nicht verwenden, da ich da mit dem Timing Probleme hätte. Ich weiss, die Sram Auswahl ist sehr Wichtig, auch wenn das Ram langsamer ist, und doppelt so teuer, ist es das bessere. Was natürlich wichtig ist, die Leiterbahnlänge muss in den Timings miteinbezogen werden, damit alles Stimmt. > Viel Erfolg noch > Gruß
Francesco, ich wollte nur schnell darauf hinweisen, dass zeitversetztes Sampeln nicht so trivial ist, wie es scheinen mag. Zuerst muss der ADC ein Samplehold haben, dass die endgueltige Bandbreite erreicht. Also der 50MHz ADC muss ein 1GHz Samplehold haben, ein 50MHz samplehold waere nicht genug. Da kaeme nur noch Mus heraus. Dann muss der Clock einen venuenftigen Jitter bezueglich der angepeilten Bandbreite haben. uu
Das mit dem Clock ist klar und ok. Ich plane ein 500MSP ADC zu verwenden, und nur die Rams auf dem Bus zu multiplexen, damit ich die 500MSP aufzeichnen kann, da ich nicht günstig zu Sram um/unter 2uS bekomme. Das multiplexen wird mit latches realisiert. Das mit dem S/H, ich habe da so tests gemacht, mit zwei 50MHZ ADC´s. Ich komme da auf eine Bandbreite, die etwa der 1.7 Fachen eines einzelnen ADC´s ist. Auch wenn das nicht dasselbe ist, wie die Verwendung von einem 100MHZ ADC´s, es ist jedoch erheblich besser als die 50MSP.
Hast du eine Ahnung wieviele Megastunden du nach der Konstruktion der Hardware (ich vermute, dies ist eher der einfachere Part) noch in die Software stecken müsstest? Ich prophezeihe: Das wird eine Totgeburt wie soviele andere Logicanalyzer-Projekte auch. Nachdem ich so viele LA-Projekte habe einschlafen sehen, habe ich mir den Logicport von Intronix geordert und bereue keine Sekunde diese doch recht moderate Ausgabe. Wichtig ist die Software, die Hardware ist natürlich nicht unwichtig, aber die Soft macht die meiste Arbeit. Schau einfach mal hier: www.pctestinstruments.com/deutsch. und du denkst gar nicht mehr über eine Eigenentwicklung nach: 34 Kanäle mit 500 Mhz und Hardware-Datenkompression und kostet aktuell gerade mal 295 Euro. Ich kann für mich nur sagen: die 300 Euro haben sich binnen einer Woche bezahlt gemacht und ich könnte mich in den Hintern beißen, dass ich mir das Teil nicht schon eher gekauft habe. Klar hätte ich lieber so ein nettes Agilent Gerät, aber dafür bin ich wieder zu geizig. Aber vielleicht kommt auch hier eines Tages der Moment, wo ich die 2000 Euro gerne hinblättere. Aber momentan ist mir gerade eher nicht danach ;-) Peter
yep, ich kann dem Peter nur zustimmen. Auch ich habe dem Kauf meines Logicports keine sekunde bereut. kostet aktuell übrigens durch den gefallenen Dollarkurs nur noch 280 Euro. Olli
Hi, > yep, ich kann dem Peter nur zustimmen. Auch ich habe dem Kauf meines > Logicports keine sekunde bereut. kostet aktuell übrigens durch den > gefallenen Dollarkurs nur noch 280 Euro. Keine Probleme mit dem Zoll? Was hast du denn für den Versand gezahlt? Axel
Beim Intronix Teil, wie lange ist da die Trace ? 2048 ereignisse, irgendwann ?
@Realplotter: Es sind 2048 Samples pro Kanal, wobei durch die Hardwarekompression die Zeitdauer Ewigkeiten sein kann. Wenn z,B, nur alle 10 Sekunden ein Byte kommt, zeichnet er eben 2048*10sek = über 5 Stunden lang auf. Kommt jede Millisekunde ein Byte, dann eben nur 20 Sekunden, kommt jede Mikrosekunde ein Byte dann eben nur 2 Sekunden. Grundsätzlich zeichnet man ja nicht Bergeweise Daten auf sondern setzt den Trigger entsprechend so ein, dass genau nur die Daten aufgezeichnet werden, die wichtig sind. Tipp: Software Downloaden und im Demomodus testen: http://www.pctestinstruments.com/deutsch/index.htm Wolfgang P.S. Gerade gesehen: der Logicport kostet momentan übrigens nur 274 Euro Dank des für uns erfreulichen Dollarkurses.
sorry Axel, gerade erst habe ich den Thread wiederentdeckt weil er wieder nach oben gerutscht ist: ich hatte 29,50 US$ Versand bezahlt. Das sind gerade mal 20 Euro für DHL Express Versand (war nach 2 Tagen da) - keine Ahnung wie die das machen. Wenn ICH mit DHL oder UPS etc. was in die USA verschicken will, dann kostet das 100 Euro. Dann kommen noch 19% Einfuhrumsatzsteuer drauf - aber die werden wie MwSt behandelt und man bekommt sie vom Finanzamt zurück wenn man selbstständig ist oder ein Gewerbe hat ...oder jemanden kennt, der eines hat ;-) Das Ding ist affenscharf und hat mich schon des Öfteren vor stundenlanger Fehlersuche bewahrt. Ich glaube, bei einigen Problemen wäre ich ohne Logikanalyser nie auf die Lösung gekommen. Tipp: Bestellt extra viele Grabber mit. Das sind die gleichen, die auch Agilent und HP nutzen. Für den Preis sind die fast geschenkt (kosten hier in Europa locker das 5-fache) und man hat nie genug davon. Ich baue mir oft für bestimmte Projekte ein eigenes Kabel (Festplattenkabel haben den gleichen Stecker der dann in den Logicport passt) und dann nutze ich nur die Leitungen die ich brauche und löte nur dort Grabber an und beschrifte diese mit einem kleinen Aufkleber. Da geht die Arbeit dann fixer von der Hand. Übrigens gibt es eine neue Version 2348 zum Download - das funktioniert nun auch das Hilfesystem unter Vista: http://www.pctestinstruments.com/deutsch/downloads.htm Olli
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