Buffer mit Enable in Verilog für CLB (PIC16F13145)

[Denny A. (denny_a)]

Ich versuche verzweifelt einen Buffer mit Enable in Verilog im CLB 
Synthesizer für einen PIC16F13145 abzubilden.
Die Synthese schlägt ohne nachvollziehbare Fehlermeldung fehl.
Evtl. hat jemand eine Idee, wo der Fehler liegt.
Anbei das Design-File.

https://logic.microchip.com/clbsynthesizer/

module BufferWithEnable(
    data_in_0,data_in_1,data_in_2,data_in_3,enable,data_out_0,data_out_1,data_out_2,data_out_3
    );
    input data_in_0, data_in_1, data_in_2, data_in_3, enable;
    output reg data_out_0, data_out_1, data_out_2, data_out_3;
    always @ (posedge enable)
        begin
            if (enable)
                data_out_0 <= data_in_0;
                data_out_1 <= data_in_1;
                data_out_2 <= data_in_2;
                data_out_3 <= data_in_3;
        end
endmodule

[Klar P. (Gast)]

da wird 'enable' gleichzeitig als clock und als enable benutzt.