Spartan 3 SPI Master Constraint

[Martin (martin79)]

Ich habe einen SPI Master in VHDL implementiert, der mit registered 
Logik aus dem eingehenden Takt SCK und MOSI generiert. Die maximal 
erreichbare SPI Rate ist also die halbe Eingangsfrequenz. Die 
Taktfrequenz der Clock ist bereits im UCF definiert aber welche 
Constraint brauche ich für 100MHz SPI noch nur MISO und MOSI?

[Rick D. (rickdangerus)]

Wenn Du einen SPI-Master hast, reicht es für die ausgehenden Signale 
(CS, SCK, MOSI) den Systemtakt im ucf anzugeben.
Für das reinkommende Signal, könnte man ein OFFSET-contraint verwenden:

TIMEGRP "SPI_DATA" OFFSET = IN 2.5 ns VALID 8 ns BEFORE "SYS-CLK";

Letztendlich bestimmt die Peripherie, wie schnell die Daten ankommen.
Je nachdem, wie weit diese weg ist und ob da ggf. noch Isolatoren 
dazwischen sitzen, sind dann auch schon mal nur 10 MHz SPI-Takt das Ende 
der Fahnenstange.