fmax bei Cyclone V wesentlich tiefer als bei IV?

Das ist mir so nicht bekannt. Alles was ich mal für C4 gebaut habe, lässt sich anstandslos in einen C5 bringen, sofern es die Größenverhältnisse zulassen. D.h. dieselbe Taktrate ohne weitere Veränderungen. Eventuell liegt es daran, dass du RAM-Zellen benutzt hast, die jetzt in ein BRAM wandern, was "Abstandsprobleme" machen könnte, zusätzliche FFs eingebaut werden und die Größenverhältnisse nicht mehr stimmen. Das können aber nur Nuoncen sein.

Von welchen Taktfrequenzen reden wir eigentlich?

Und von welchen Chips und welchen Auslastungen?

Was sagt der MAP-Report über die Verwendung der Resourcen?

Vielleicht ist auch einfach nur das VHDL schlecht progrmamiert und Knecht Rupprecht hat euch was übergebraten. Synthestisiere es einfach im neuen Jahr nochmal. Ich mach jetzt Weihnachtspause!

Ich bin gerade auf ein seltsames Problem gestossen: Bestehender code welcher erfolgreich auf MAX10 sowie Cyclone IV läuft erreicht das timing nicht beim Cyclone V (Belegungsgrad sogar tiefer als bei den anderen)!

Wir nutzen Quartus 18.1 Lite

wiederholt das Ganze mal mit einer modernen Quartus Version (bspw.: Intel® Quartus® Prime Standard Edition, Version 23.1.1) und lasst mal die Synthese-Optionen/constraints durch einen FPGA-Experten gegen-checken.

Diese Fehlerbechreibung klingt eigentlich ziemlich laienhaft und "fachlich unbedarft".

Meines wissen existiert der Cyclone V ja nur dass er höhere Tacktraten gegenüber dem IV erreichen sollte, durch die "Innovation" Verwendung von 6LUT.

Nix weisst Du.