ARM7, 3 stage pipeline, Von Neumann Architektur, typischerweisse 1.9 Clk
per instruction, weit verbreitet in Microcontrollers
ARM9, 5 stage pipeline, Harvard architecture, typischerweisse 1.2 Clk
per instruction. Neue ARM9 mit CPU V5 haben auch DSP erweiterungen
(nicht die 920T und die 940T).
ARM7 sind etwas einfacher zu handhaben weil Code unkompliziert aus dem
SRAM abgearbeitet werden kann. Im ARM9 muss der Hersteller da schon
einige Umleitungen einbauen damit sich das machen laesst. Die meisten
ARM9 haben einen I-Cache und D-Cache. Das macht sie schneller wenn die
Daten extern reingeholt werden muessen.
Eine Verzweigung tut einem ARM9 mehr weh, weil er mehr "Schrott" in der
Pipeline hat und alles wieder neu holen muss.
Eigentlich sollte ein ARM9 bei derselben Taktrate und ohne Flaschenhals
bei Code Fetch und Daten Fetch ca. 30% schneller sein. Die
Implementierung spielt aber eine grosse Rolle, so ist z.B. der STR9 wohl
gleich mit mehreren Flaschenhaelsen "gesegnet", denn mehrere Berichte
besagen, dass er weit hinter den Erwartungen zurueckblieb und sich
schnellen ARM7 geschlagen geben musste.
Am besten auch mal auf arm.com nachschauen.
Robert