Cyc IV GX refclock in Quartus Lite

OP #7945656
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Hallo zusammem

Ich habe ein grösseres Problem meinen REFCLK0 (100MHz LVDS) in meinem ALTGX an der QL0 zu verwenden. Im Quartus lite (18.1 sowie 22.1.2) existiert (meines Wissens) keine Möglichkeit die Special functions der Pins manuell zu wählen und wenn man diesen Input mit dem PLL ALTGX verbindet sollte er automatisch erkennen, dass es sich um einen REFCLK handelt.

Ich erhalte jedoch die Fehlermeldung dass die default 2.5V I/O an diesem Pin nicht erlaubt sind. Also irgendwie ist Quartus im Irrglaube, dass ich diese PINs nicht als refclk nutzen möchte.

Projekt im Anhang

1
    -- Dedicated REFCLK pair
2
    SIT_CLK0_p : in  std_logic;
3
    SIT_CLK0_n : in  std_logic;

Sind die problembehafteten Signale

Angehängte Dateien:
#7947109
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Ich kann mit Deiner Projektdatei nix anfangen.

Hier mal ein Beispiel, wie es bei mir aussieht:

1
...
2
set_location_assignment PIN_AW22 -to pll_ref_clk_n
3
set_location_assignment PIN_AV22 -to pll_ref_clk
4
set_instance_assignment -name IO_STANDARD LVDS -to pll_ref_clk_n
5
set_instance_assignment -name IO_STANDARD LVDS -to pll_ref_clk
6
...
1
port (
2
        pll_ref_clk     : in    std_logic;
3
        pll_ref_clk_n   : in    std_logic;
4
...
5
);
6

7
...
8

9
    prfclk_buf: alt_inbuf_diff
10
    port map
11
    (
12
        i       => pll_ref_clk,
13
        ibar    => pll_ref_clk_n,
14
        --
15
        o       => prfclk
16
    );
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