Cyc IV GX refclock in Quartus Lite

[MAX (fpgamax)]

Hallo zusammem

Ich habe ein grösseres Problem meinen REFCLK0 (100MHz LVDS) in meinem 
ALTGX an der QL0 zu verwenden. Im Quartus lite (18.1 sowie 22.1.2) 
existiert (meines Wissens) keine Möglichkeit die Special functions der 
Pins manuell zu wählen und wenn man diesen Input mit dem PLL ALTGX 
verbindet sollte er automatisch erkennen, dass es sich um einen REFCLK 
handelt.

Ich erhalte jedoch die Fehlermeldung dass die default 2.5V I/O an diesem 
Pin nicht erlaubt sind. Also irgendwie ist Quartus im Irrglaube, dass 
ich diese PINs nicht als refclk nutzen möchte.

Projekt im Anhang

        -- Dedicated REFCLK pair
        SIT_CLK0_p : in  std_logic;
        SIT_CLK0_n : in  std_logic;

Sind die problembehafteten Signale

[Rick D. (rickdangerus)]

Ich kann mit Deiner Projektdatei nix anfangen.

Hier mal ein Beispiel, wie es bei mir aussieht:

...
set_location_assignment PIN_AW22 -to pll_ref_clk_n
set_location_assignment PIN_AV22 -to pll_ref_clk
set_instance_assignment -name IO_STANDARD LVDS -to pll_ref_clk_n
set_instance_assignment -name IO_STANDARD LVDS -to pll_ref_clk
...

port (
        pll_ref_clk     : in    std_logic;
        pll_ref_clk_n   : in    std_logic;
...
);

...

    prfclk_buf: alt_inbuf_diff
    port map
    (
        i       => pll_ref_clk,
        ibar    => pll_ref_clk_n,
        --
        o       => prfclk
    );