VHDL und Blockdiagramm mixen

Ich versuche vergeblich in Quartus II Web Edition ein simpes und 
unabhängiges "OR" ein ein aus einer VHDL Datei bestehenden Projekt zu 
integrieren.
Irgendwie scheint zwar das "OR" im Projekt sich zu befinden, wird aber 
nicht erzeugt. Auch ist es in der Anzeige "Project Navigartor" unter 
Hierarchy nicht  zun finden.
Wie bekomme ich das da rein? Bzw wie kann ich das "OR" zusätzlich zur 
VHDL datei auf den FPGA bringen?