Ein FPGA als CoPro zu einem Prozessor haben wir noch nicht realisiert,
bisher waren es (lediglich) PCI-Systeme mit FPGAs, die eigenständige
Rechungen durchführen. Einen festgelegten Desigflow haben wir nicht. Das
Design läuft meist so, daß zunächsts vollständig autarke Systeme in C++
realisiert und getestet werden, dann wird das, was ins FPGA soll,
separiert und einzeln realisiert. Meistens werden hier FPGAs als
synchrone, zeitlich versetzte pipelines angesteuert: Die CPU schreibt
die Aufgabe zyklisch nach Rotationsprinzip in die FPGAs und holt nach
der vollständigen Latenz das Ergebnis / die Ergebnisse passend wieder
ab. Die FPGAs berechnen hierbei die Ergenisse mit selbständig
varierenden Parametern, sodaß am Ende nur das eine richtige Ergebnis
abgeholt werden muss. (Was richtig ist, entscheiden in unserer
Applikation andere Prozesse). Die Leistung der FPGAs ist hier
ausdrücklich die Variation der Aufgabe mit bis zu 8x4 Variationen.