Probleme mit generic map

Hallo,

für meine Diplomarbeit brauche ich VHDL. Das Programmieren klappt auch 
schon soweit recht gut. Probleme breitet mir die "GENERIC MAP"

Hier mal mein Problem:


(Programm Eins)
ENTITY mult IS
  generic(
    Size: Integer:= 10
    );
  PORT(
    clk,Reset: IN std_logic;
    a: In std_logic_vector(Size downto 0);
    b: IN std_logic_vector(Size downto 0);
    );
END ENTITY mult;
...
...
(Programm Zwei*)
ENTITY haupt IS
  generic(
    Size: Integer:= 10
    );
  PORT(
    clk,Reset: IN std_logic;
    c: In std_logic_vector(Size downto 0);
    d: IN std_logic_vector(Size downto 0);
    );
END ENTITY haupt;

Architecture haupt_arch OF haupt IS

Component mult
  generic(
    Size: Integer:= 10
    );
  PORT(
    clk,Reset: IN std_logic;
    a: In std_logic_vector(Size downto 0);
    b: IN std_logic_vector(Size downto 0);
    );
  END Component dds_dreieck;

Begin
  I1 : mult
    generic map(
      Size => Size
      );
    port map(
      clk => clk,
      Reset => Reset,
      a => c,
      b => d
      );
END haupt_arch;

Ich möchte die Länge der Vektoren in meinem Hauptprogramm ändern und die 
Länge soll auch in den Unterprogramm übernommen werden. Jedoch bekomme 
ich eine Fehlermeldung. Erst wenn ich die "generic map" aukommentieren 
klappt es. Jedoch muss ich dann in allen Unterprogrammen die Vektoren 
einzelnd ändern.
Wo liegt mein Fehler.