Blockschaltbild aus VHDL-Code?

@Hans

>Wenn ich das Ganze in ModelSim mache (Add to Dataflow), fasst ModelSim
>manche Prozesse automatisch zusammen und sagt dann MERGED#bla,blu.
>Zweite Frage: Wie bringe ich ModelSim bei, dass es das nicht machen
>soll?

Bei einer Verhaltenssimulation auf RTL Ebene wird nix gemerged.

MFG
Falk

Wenn du mit Quartus arbeitest, mit Xilinx hab ich keine Erfahrung, aber 
ich denke ISE kann das auch, dann kannst du dir nach der Synthese ein 
Blockschaltbild anzeigen lassen.

ISE kann das auch, aber da werden die einzelnen Hardwareblöcke 
dargestellt. Was ich will ist eine Abstraktionsebene höher.

Bei Quartus hast du die Wahl zwischen einem RTL Schaltplan. Sprich die 
high level Darstellung und Technologie Schaltplan. Sprich Gatter bzw. 
LUTs Ebene.

Bei ISE wählt man die Datei aus und dann gibt es eine Wizard, der aus 
den IN/Outputs das Symbol erzeugt. Dieses kann Du dann im Schaltplan 
verwenden. Hinter dem Symbol steht dann Dein geschriebenes  Modul

Du öffnest dein Verilog File in Quartus, dann wählst du im File-Menü: 
Create/Update, und da den Menüpunkt: Create Symbol Files for current 
File.
Danach hast du das Symbol File mit den In- und Outputs.

Gruss Andi

Hans: Das geht aber sicher nur unidirektional, oder? Kann ich das 
Projekt auch so weiterbehandeln?  Wie verhindere ich, daß Xilinx mir bei 
der Synthese aus dem Sch/Sym eine neue HDL generiert und die 
ursprüngliche überschreibt ?

Das Symbolfile repräsentiert dein HDL-File in einem Blockschema. Es ist 
nur ein Kästchen mit allen Inputs links, und den Outputs rechts. Bei 
einem Doppelklick darauf öffnet sich das ursprüngliche HDL File.
Nützlich ist das um ein HDL-File in ein (Block-)Schemafile einzufügen.