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Forum: FPGA, VHDL & Co. Modelsim Fehlermeldung


Autor: Sebastian (Gast)
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Hallo,

ich bin gerade dabei, eine Simulation für ein Projekt aufzusetzen.
Während des Kompilierens aller zugehörigen Dateien bringt Modelsim 
folgende Fehlermeldung:

# ** Error: (vcom-7) Failed to open design unit file 
"../../vhdl/c_can/ccan_kernel/ccan_ram32/" in read mode

hat jemand ne Idee, was sich dahinter verbirg?

Gruß Sebastian!

Autor: FPGAküchle (Gast)
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Wahrscheinlich liesst dieser VHDL code ein anderes file das er nicht 
findet. Darin werden wohl die Initwerte für den RAM stehen. Vielleicht 
findest du ein (File) Open im code. Wenn nicht dann wohl im code aus 
einer Bibliothek (unsim, simprim,xilinxcorelib,...)

es wäre auch gut zu wissen, wofür der code ist (Xilinx FPGA, Modell, 
etc)?

Autor: Sebastian (Gast)
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...der code ist für einen Xilinx FPGA.

Das Verzeichnis ccan_ram32 enthält eine Datei ccan_ram32.vhd, die nur 
die entity CCAN_RAM32 beschreibt. Sie enthält weder weitere 
Komponentendeklarationen noch irgend welche Funktionen oder Prozesse ...
Weiterhin gibt es noch ein .vhd File, in dem die Komponente RAM bekannt 
gemacht wird und die entsprechende Verdrahtung erfolgt.

Der Core des RAM Bausteins wurde mit dem Xilinx IP Corgenerator 
generiert. Das entsprechende .xco file muss doch aber für die Simulation 
nicht mit kompiliert werden, oder?
Wie verhält sich das mit dem .vhd File, welches der Generator erzeugt? 
Dies wird ja dann wohl doch für die Simulation benötigt?

Kann man mir folgen?

Bei mehr Infobedarf, um evtl. Tips abzugeben, einfach fragen. Ansonsten 
warte ich gespannt auf Ideen.

Vielen Dank!

Gruß Sebastian

Autor: FPGAküchle (Gast)
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aha dacht ich es mir das RAM Modul wurde mit dem Coregen erzeugt. Der 
erzeugt VHDL modelle die ein coeffizentenfile, hier mit den Initwerten 
des RAM's erzeugen. die bezeichnung des coeffizentenfiles wechselt so 
von version zu version, ich tippe mal auf endung .ceo.

Annahme(1) Irgendwo compilierst du das vom coregen erzeugte VHDL ein. 
Darin steht irgendwo eine fette generic map und darin eine zeile wie 
"filenmae.coe". dieses File wird er nicht finden

Annahme(2) Es hat überhaupt nix mit einem File für die Initwerte 
zufinden, Er findet das vhdl-model für den RAM nicht, das normalerweise 
in den im vorigen posting genannten bibliotheken steckt.

schiebt doch mal alle files vom coregen in das selbe directory wie die 
anderen VHDL files. Vielleicht findet er dann das rechte.

Autor: Sebastian (Gast)
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...die simulation starte ich über ein batch file, welches wiederum ein 
tcl file ausführt was wiederum das source.files file kompiliert/aufruft.

welche files des coregens müssen da rein? ich versuche fleißig weiter, 
die sim zu laufen zu bekommen, mal schauen ...

Autor: Sebastian (Gast)
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...ok, jetzt kommts:

es war blödes verf... besch... ... naja, ich spare mir weitere 
schimpfwortansätze ... jedenfalls LEERZEICHEN im .tcl File, was den 
Fehler verursacht hat. ÄTZEND !!!

:o) aber nu wird besser :o)

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