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Forum: FPGA, VHDL & Co. Stratix2 FIFO


Autor: Christian_2007 (Gast)
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Hallo,
ich bin gerade beim Erstellen einer Schaltung in Quartus2 auf folgendes 
Problem gestossen: Nachdem Auslesen eines FIFOs möchte ich die 
Ausgangsregister clearen, so dass mein Ausgang auf Null liegt. Was nach 
Angaben des UserGuides mit Setzen des aclr Signals möglich sein sollte, 
hat bei mir leider nicht hin. Das FIFO benutzte ich in folgender 
Konfiguration:

mega_function: scfifo - instanziert als M4K block im legacy synchronous 
mode.

Das Problem tritt ebenso unter Benutzung des sclr Signals?

Irgendwelche Ideen was schief laufen könnte?

Vielen Dank,
Christian

Autor: Andi (Gast)
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Hallo Christian

Was schief läuft ist dein Verständnis der Clr Funktion.
A- und SCLR setzen nicht den Ausgangsbus auf 0, sondern setzen das FIFO 
als leer. (in der Hilfe steht: ACLR resets the FIFO to empty).
Stell dir vor ,es gibt im FIFO einen internen Zähler der hochzählt wenn 
Werte ins FIFO geschrieben werden und hinunterzählt wenn ausgelesen 
wird. Und dieser Zähler wird durch ACLR auf 0 gesetzt, was leer bedeutet 
(Zusätzlich werden auch die internen Schreib- und Lesezeiger auf den 
gleichen Wert gesetzt).

Gruss Andi

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