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Forum: FPGA, VHDL & Co. VHDL Component


Autor: Marek Swierzy (marekswierzy)
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Hallo, da bin ich wieder :),

kann mir jemand sagen was an diesem Programm falsch ist ich bekomme da 
ständig die fehlermeldung "Error: Port "and_f1" does not exist in 
primitive "and2" of instance "P1" ?
Ich versuche gerade ein Tutorial zu verstehen und habe so meine 
probleme.
Könnte mir auch jemand posten wie die Dateien aussehen müssten wenn ich 
die and2 funktion in ein seperates vhdl file packen würde ?

Danke

Gruß

Marek
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
use IEEE.std_logic_unsigned.all;
-- ######################################

ENTITY and2 IS
PORT ( and_x1, and_x2: IN bit ;
and_f1 : OUT bit) ;
END and2 ;

ARCHITECTURE verhalten_and2 of and2 IS
BEGIN
  and_f1  <=  and_x1 AND and_x2;
END verhalten_and2;  

-- ######################################

ENTITY versuch_1 IS
PORT ( x1, x2: IN bit;
    f1 : OUT bit) ;
END versuch_1 ;


ARCHITECTURE LogicFunction OF versuch_1 IS

  COMPONENT and2
    PORT (   and_x1, and_x2: IN bit ;
         and_f1   : OUT bit) ;
  END COMPONENT;


BEGIN
  
     P1 : and2 port map (x1, x2, f1);
    
END LogicFunction ;

Autor: help (Gast)
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Meine Vermutung wäre, dass eine eingebundene Bibliothek bereits eine 
Funktion and2 bereitstellt, welches sich mit deinem nicht deckt. Versuch 
mal, überall and2 in and2_test oder irgendwas umzubenennen.

Autor: Marek Swierzy (marekswierzy)
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Danke... genau dass war der fehler.

Vielen Dank

Gruß

Marek

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