Forum: FPGA, VHDL & Co. verständnis-prob


von neuling (Gast)


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hallo :)

folgendes:

angenommen, ich habe eine quelle geschrieben namens XY

wenn ich die nun in design einbinde, dann mach ich das als

component XY is .... end component


ABER: was wenn ich noch eine instanz dieser Componente benötige?

wie kann man das anstellen?

danke schon mal für eure antworten

von Xenu (Gast)


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Mit "component ..." deklarierst Du die Komponente nur,
instanzieren tust Du sie mit "port map".
Und das kannst Du auch mehrfach machen.


von na (Gast)


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architecture name of entity_name is

component bla is
port(x:in std_logic;
     y:out std_logic);
end component;

signal signal_1: std_logic;
signal signal_2: std_logic;
signal signal_3: std_logic;
signal signal_4: std_logic;

begin

bla_instanz1: bla
port map(x=> signal_1,
         y=> signal_2);

bla_instanz2: bla
port map(x=> signal_3,
         y=> signal_4);

end name;

von neuling (Gast)


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ahhh :D

vielen dank :)

es wurde licht :)

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