Problem mit Xilinx

Hallo

Habe ein kleines Problem mit Xilinx. Will einen Code am board testen 
welcher folgende Entity besitzt:

entity vga is

  port(
    clk48       :  in   std_logic;
    reset_n     :  in   std_logic;
    data_in     :  in   std_logic_vector(7 downto 0);
    hsync_out   :  out  std_logic := '1';
    vsync_out   :  out  std_logic := '1';
    red_out     :  out  std_logic := '0';
    blue_out    :  out  std_logic := '0';
    green_out   :  out  std_logic := '0';
    bright_out  :  out  std_logic := '0';
    we_out      :  out  std_logic := '1';
    oe_out      :  out  std_logic := '1';
    addres_out  :  out  std_logic_vector(18 downto 0) := (others => 
'0'));

end vga;

Wenn ich nun auf Create Area Constraints gehe kann ich fast allen ein 
bzw Ausgängen die Pins zuweisen nur der Vector data_in scheint nicht 
auf! Sieht vielleicht jemand von euch das Problem! Habe auch schon 
versucht im Textmodus einfach data_in dazuzuschreiben aber es hat auch 
nicht geholfen!

Danke im vorhinein!

MFG Fesh