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Forum: FPGA, VHDL & Co. Problem mit Xilinx


Autor: fresh (Gast)
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Hallo

Habe ein kleines Problem mit Xilinx. Will einen Code am board testen 
welcher folgende Entity besitzt:

entity vga is

  port(
    clk48       :  in   std_logic;
    reset_n     :  in   std_logic;
    data_in     :  in   std_logic_vector(7 downto 0);
    hsync_out   :  out  std_logic := '1';
    vsync_out   :  out  std_logic := '1';
    red_out     :  out  std_logic := '0';
    blue_out    :  out  std_logic := '0';
    green_out   :  out  std_logic := '0';
    bright_out  :  out  std_logic := '0';
    we_out      :  out  std_logic := '1';
    oe_out      :  out  std_logic := '1';
    addres_out  :  out  std_logic_vector(18 downto 0) := (others => 
'0'));

end vga;

Wenn ich nun auf Create Area Constraints gehe kann ich fast allen ein 
bzw Ausgängen die Pins zuweisen nur der Vector data_in scheint nicht 
auf! Sieht vielleicht jemand von euch das Problem! Habe auch schon 
versucht im Textmodus einfach data_in dazuzuschreiben aber es hat auch 
nicht geholfen!

Danke im vorhinein!

MFG Fesh

Autor: tobias (Gast)
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Poste mal deinen Code

Autor: Matthias (Gast)
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Vermutlich hast Du zwischendrin mal synthetisiert und dann den Port noch 
erweitert. Ich habe auch gerade so ein Design, wo die beschissene ISE 
dauern abstürtzt und einfach nicht die korrekte entity zeigt. Bei mir 
werden im assignment tool nicht die pins der toplevel entity - sondern 
die eines sub symbols gezeigt. Ich habe schon eine neue top level 
angelegt, aber ohne erfolg. Es ist zum kotzen! Mit Xilinx ist einfach 
nicht mehr zu arbeiten!

Autor: fresh (Gast)
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Hallo
Ja habe zwischendurch mal synthetisiert und nacher den Eingang erweiter!
Jedoch sollte er doch nach einen neuanegen des Projektes die entity neu 
erkennen oder?

Werde heute nochmal den code durchgehen ob vieleicht ein anderer Fehler 
exestiert!

Mfg Fresh

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