Hallo zusammen! Ich verwende ISE 8.2 mit dem ISE Simulator! Mein Projekt wird richtig erstellt, sobald ich allerdings etwas simulieren will, bringt der Simulator folgende Fehlermeldung: " Default port map for entity simpleSPI to component simpleSPI connects SIGNED type local port data of the component to SIGNED type port of the entity" . Kann mir von euch vielleicht jemand helfen? Es sind doch beide Ports als SIGNED deklariert. Vielen Dank schon mal, Hannes
Auf dieses Problem bin ich gerade auch gestoßen (allerdings mit ISE 9.1i); konntest du schon eine Lösung finden?
Hmm, das scheint nicht das einzige zu sein was beim ISE Simulator kaputt ist. Ich habe mir jetzt Modelsim bei Xilinx runtergeladen, damit funktioniert (nach ein bisschen Lizenzterror) soweit alles.
Das Problem ist mir auch aufgefallen ... Ich dachte das wär normal und hab dann in der entity alles als std_logic_vector definiert. Wär aber schön, wenn er mit signed auch klarkommen würde. Mfg Thomas Pototschnig
Hi! Ich stand bis eben vor demselben Problem und habe nun wohl die Lösung gefunden: Der Typ signed wird sowohl in ieee.std_logic_arith, als auch in ieee.numeric_std definiert. In meinen VHDL-Sourcen hatte ich ieee.std_logic_arith eingebunden, in der Testbench jedoch stattdessen ieee.numeric_std Diese Inkonsistenz stammt bei Xilinx ISE 9.1i aus den Templates selbst! Also entweder überall ieee.std_logic_arith oder überall ieee.numeric_std verwenden. Letzteres ist empfehlenswerter, da quasi der Nachfolger des anderen, allerdings heißt es da anstelle conv_(integer|[un]signed) stattdessen to_(integer|[un]signed) Gruß, kopfsalat
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