vhdl: AND-Verknüpfung mit generischer Länge

Bin mir nicht ganz sicher, aber wenn diese Zeile

  for i in n downto 0 loop
     temp(i downto 0) <= temp(i downto 0) and in(i downto 0);
  end loop;

wirklich funktioniert, währe diese

  temp := (others => '0');

falsch. Müsste eher so

  temp := (others => '1');

aussehen.

Hallo ----
Du hast natürlich Recht. Das war gerade ein kleiner Bug beim 
"rumspielen". am ende hatte ich mit einem or getestet da mussten es die 
"Nullen" sein. Ich wermute das Problem eigentlich eher in der richtigen 
Zuweisung der Indizes. Also ob der for-loop auch der anderen 
Schreibweise entspricht.
Gruss Matthias

dort scheint wirklich irgendwo der Fehler zu liegen. Ich speise den 
Process über einen Counter zum Test. liegt beispielsweise der Wert 
10000001 an, und gebe ich als Verknüpfung "OR" an (init mit (others => 
'0')), dann bekomme ich jedesmal den eingelesenen wert zurück. 
Normalerweise müsste dieser aber 255 sein, da in jedem Element des 
Vektors in(8)=1 steckt. Ich versteh nur nicht warum.

Dein process für n=4 Ausgeschrieben:
temp(4 downto 0) := temp(4 downto 0) and in(4 downto 0);
temp(3 downto 0) := temp(3 downto 0) and in(3 downto 0);
temp(2 downto 0) := temp(2 downto 0) and in(2 downto 0);
temp(1 downto 0) := temp(1 downto 0) and in(1 downto 0);
temp(0) := temp(0) and in(0);
out <= temp;

Damit ist
out(4) <= in(4);
out(3) <= in(3);
out(2) <= in(2);
out(1) <= in(1);
out(0) <= in(0);

Was du wahrscheinlich willst ist
test: process(in)
variable temp : std_logic_vector (n downto 0);
begin
  temp := (others => '0');
  for i in n downto 0 loop
     temp(i downto 0) := temp(i downto 0) and (i downto 0 => in(i));
  end loop;
  out <= temp;
end process;

Allerdings baust du hier Hardware. Bei Software ist
a = a + b
ohne weiteres erlaubt, bei Hardware baust du damit, wenn du nicht 
aufpasst, eine Rückkopplung, die schwingt.

Hallo na....
exakt...das war ein Volltreffer. Irgendwie war doch ein gedankendreher 
drin. Herzlichen Dank für deine Hilfe. =)
Das ganze ist übrigens für Hardware gedacht, deshalb der umständliche 
Weg. Schönes Wochenende noch zusammen,
Gruss Matthias

Könnte man das nicht gleich so formulieren?

test: process(in)
variable temp : std_logic_vextor (n downto 0);
begin
  for i in n downto 0 loop
    out(i) <= in(i downto 0) = (others => '1');
  end loop;
end process;

Erklährung: siehe Post von stefan

Stimmt, das geht so nicht. Meinte eine for-generate-Schleife, und dann 
gibts Rückkopplungen wenn man Signale links und rechts verwendet.

Mag sein dass es noch eine Fehler drinn hat, habe es nicht getestet. 
Dieser Process prüft in(), dass alle bits 1 sind. Sind nicht alle bits 1 
dann wird auch das Ergebnis "in(4) and in(3) and in(2) and in(1) and 
in(0)" nie 1 ergeben.

Du hast natürlich recht, der Vergleich kann so nicht funktionieren.

  p1: process(input)
  begin
    output <= (others => '0');
    for i in 0 to 3 loop
      if input(i downto 0) = CONV_STD_LOGIC_VECTOR(2**(i+1)-1, 4) then
        output(i) <= '1';
      end if;
    end loop;
  end process p1;

Es entspricht nicht ganz was Matthias vorhat, denn es ist alles 
gespiegelt.

out(0) <= in(0);
out(1) <= in(0) and in(1);
...
out(3) <= in(0) and in(1) and in(2) and in(3);

Aber es zeigt, dass sich das Problem mit einem einfachen Vergleich lösen 
lässt.