PLL Fangbereich in DLL ?

Was meinst du mit DLL?
Das kenn ich nur als Datenamenserweiterung für dynamische Bibliotheken.

Falls DDS gemeint sein sollte so gibt es da keinen "Fangbereich" da das 
Signal ja komplett "aufgebaut" (Sythesis) wird.

Mit DLL meine ich die "Delay Locked loop", die im Zusammenhang mit der 
PLL "Phase locked loop" öfters Erwähnung findet.

Vielleicht noch mal genauer.

Xilinx stellt ein System zur Verfügung, ein sogenannter digital Clock 
Manager (DCM). Dieser DCM besteht aus einer Deley locked loop (DLL), 
digitalen Frequenzsynthesizer (DFS), Phasenschieber (PS) und 
Statuslogic.

In den Unterlagen dazu,steht das mittels der DLL der Ausgangstakt des 
DCM an den Eingangstakt anbinden(oder verriegelt)kann. Es steht aber 
nirgends, ob es wie beim PLL ein Fangbereich gibt in den dieses 
verriegeln geschieht.

Daher würde ich gern wissen ob jemand weiss ob es diesen Fangbereich bei 
einer DLL in diesen System auch gibt oder ob dieser Fangbereich dabei 
uniteressant ist. Falls es jemand weiss, bräuchte ich eine Quelle wo man 
es nachlesen kann.

@Christoph Db1uq

>Wenn im Datenblatt nichts genaueres zum Aufbau der DLL steht, wirds
>schwierig etwas zu sagen. Ist das rein digital aufgebaut, oder rastet> da ein 
analoger VCO irgendwie mit PLL?

Zu den Details der DLLs in Xilinx-FPGAs ist nicht sehr viel bekannt. Da 
steckt auch ne Menge Know-How drin (Patente?), und die verschenkt 
keiner. Die DLLs sind rein digital, im Prinzip eine sehr laaange Kette 
aus Invertern (1000++!!!). Jeder Ausgang ist anzapfbar, somit kann man 
die Verzögerung (Gatterlaufzeit) einstellen. Da die Gatteranzahl endlich 
ist läuft das Ganze nur mit einem minimalen Takt von ~25 MHz, in einigen 
neueren FPGAs (Spartan3E) auch schon mit 5MHz. Die Steuerung ist sicher 
nicht ganz trivial, nicht genaues weiss man nicht.

> Es geht doch um Verzögerungen zum
>Eingangstakt im Picosekundenbereich bis max. ein paar Nanosekunden.

Naja, die Schrittweite ist je nach FPGA zwischen 40..80ps, halt eine 
Gatterlaufzeit. Bei 1000 Stufen sind das dann max. 80 ns.

Um auf die ursprüngliche Frage bezug zu nehmen, einen Fangbereich wie 
bei PLLs gibt es bei DLLs mehr oder weniger auch. Laut Datenblatt können 
die DLLs von Xilinx eine Änderung der Periodendauer des Eingangssignals 
von max. 1ns ausreglen, kurzzeitig darf sich die Periodendauer aber um 
max. 200ps ändern. Bei grösseren Frequenzänderungen braucht die DLL 
einen Reset, um sich neu "einzuschiessen".

MfG
Falk

@Falk

Das mit der Änderung der Perioden dauer und dem Reset hab ich ebenfalls 
in den Datenblättern gefunden. Nun ist aber die weitergehende Frage bei 
mir.

Wie geht dieses Verriegeln an einen Takt mit einer DLL, ist es genauso 
wie bei der PLL?

Bei der PLL ist es ja so, dass eine Augangsfrequenz um eine 
Mittenfrequenz schwingt und der Abstand zw. dieser Mittenfrequenz und 
der Eingangsfrequen nicht zu gross sein darf,damit Das System die 
Ausgangsfrequenz an der Eingangsfrequenz einrasten kann.

Im Bild im Anhang hab ich das für ein PLL gefunden, allerdings hab ich 
nirgends gefunden wie eine Verriegelung bei einer DLL funktioniert.

MfG
unwissender_Neuling

@unwissender_Neuling

>Wie geht dieses Verriegeln an einen Takt mit einer DLL, ist es genauso
>wie bei der PLL?

Nein. Die DLL ist rein digital und mehr oder weniger eine State-Machine, 
welche nur schwer oder gar nicht als linearer Regelkreis 
(Laplace-Transformation etc.) beschrieben werden kann.

>Bei der PLL ist es ja so, dass eine Augangsfrequenz um eine
>Mittenfrequenz schwingt und der Abstand zw. dieser Mittenfrequenz und
>der Eingangsfrequen nicht zu gross sein darf,damit Das System die
>Ausgangsfrequenz an der Eingangsfrequenz einrasten kann.

So ähnlich ist es auch bei einer DLL. Die Freqenzänderung dar nciht zu 
gross sein, sonst "verschluckt" sich die Steuerung der 
Verzögerungsleitung.

>nirgends gefunden wie eine Verriegelung bei einer DLL funktioniert.

Da kann ich auch nicht mit dienen.

MFG
Falk