Hallo, bin absoluter VHDL Anfänger und hab mir zwecks Erkenntnisgewinn das Xilinx ISE 9.1. Webpack installiert. Das Beispiel mit dem Johnson Counter geht auch wunderbar. Jetzt habe ich ein zusätzliches Signal in den VHDL-Code eingefügt, 'Check Syntax' wird grün, simulieren geht auch, er meldet fehlerfreien Vollzug. Ähm, wie kriege ich denn jetzt dieses Signal in dem Graphikfenster angezeigt, wo kann ich ihm sagen, was er mir zeigen soll? Danke Cheers Detlef
Der "Processes"-View bekommt einen neuen Reiter namens "Sim Hierarchy - <DESIGN_NAME>". Darin ist sowohl die Struktur des Designs als auch die Signale enthalten. Da müsstest du fündig werden, falls du funktional simulierst. Das geht dann einfach per Drag'n'Drop. -- stefan
Drag'n'Drop. So einfach kann das sein. Danke Cheers Detlef
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