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Forum: FPGA, VHDL & Co. Post P&R Timing-Simulation


Autor: Daniel R. (daniel_r)
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Hallo,

ich nutze ISE 7.1 von Xilinx und ModelSim. Bisher habe ich es noch nicht 
geschafft, eine Timing-Simulation durchzuführen. Da mein aktuelles 
Problem ein Timing-Problem zu sein scheint, bin ich nun auf eine 
Timing-Simulation angewiesen. Wenn ich die von der ISE-Hilfe 
beschriebenen Schritte ausführe(Place&Route, Simulate Post Place&Route 
VHDL Model) bringt ModelSim zig Fehler, mit denen ich nichts anfangen 
kann.

Eine Liste der Fehlermeldungen habe ich in den Anhang gepackt.
Könnte mir bitte jemand Schritt für Schritt erklären, was ich machen 
muss, um das Timing, wie es später im FPGA sein wird, zu simulieren?

Ich danke schon im Voraus für die Mühe.

Daniel

Autor: Klaus Falser (kfalser)
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Im Prinzip ist es keine gute Idee, Timing Fehler mit einer VHDL 
Simulation zu suchen, außer man vermutet, daß die Tools einen Fehler 
machen.
Wenn Du die richtigen Constraints angibst, dann siehst Du mit dem Static 
Timing Analyzer besser, ob und wo Timing Probleme auftauchen.
Wenn Du bei den Eingangs-/Ausgangspins Setup-und Hold-Verletzungen 
vermutest, dann verwende die OFFSET IN/OUT constraints.

Zur Deinen Fehlern vermute ich, daß Du die falsche Simprim-Library 
verwendest, die nicht zu dem von Dir verwendeten ISE passt.
Dazu müßtest Du diese neu compilieren oder vom Netz holen. Die Quellen 
sind im ISE Verzeichnis unter vhdl/src.

Klaus

Autor: Daniel R. (daniel_r)
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OK, vielen Dank.

Das Problem ist, dass sich die Hardware anders verhält als die 
VHDL-Behavioral Simulation. Ich möchte da einfach mal einschauen...
Ich werd mal schauen, was sich mit der simprim machen lässt.

Daniel

Autor: Rick Dangerus (Gast)
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@Daniel R.

Läuft den die Synthese ohne Warnungen durch? Wenn nicht, welche 
Warnungen erscheinen? Hast Du timing-constraints gesetzt? Werden diese 
eingehalten?

Rick

Autor: Daniel R. (daniel_r)
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Hallo,

es gibt wenige Warnings, dass einige Eingangspins unbenutzt sind. Ich 
bin mit dem Design noch nicht so weit, dass ich die Pins verwenden kann. 
Aber daran sollte es ja nicht liegen.
Ich verwende Timing-Constraints. Diese werden alle eingehalten.
Aber scheinbar liegt es echt an der Simprim-Library. Leider weiß ich 
nicht welche Files das genau sind. Sind diese speziell für eine Version 
von ModelSim ausgelegt? Ich verwende ISE7.1 und ModelSim XE „2“ 5.8c.
Liegt es jetzt an ISE oder an ModelSim?
Wo gibt es andere Simprims? Ich habe bei Xilinx keine gefunden.

Daniel

Autor: Klaus Falser (Gast)
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Die Library muß einmal zur ISE passen, weil die ISE ein VHDL-Modell des 
Designs erstellt, das aus den SIMPRIM-Elementen aufgebaut wird. Die 
simprims ändern sich aber nicht sehr stark von Version zu Version, 
schließlich sind es Modelle von den Elementen des FPGAs, welche ja auch 
gleich bleiben.
Man kann sich die simprim Library selbst kompilieren, an besten alle 
Files in
<ISE Verzeichnis>/vhdl/src/simprim kompilieren.

Wenn Du die Starter Edition von ModelSim XE verwendest, sollte die 
Library auch zum Simulator passen. Das hat aber nur einen Einfluß auf 
die Simulationsgeschwindigkeit, nicht auf die Funktion.
Der Grund dafür ist, daß der Simulator beschränkt ist und langsamer 
wird, wenn die Simulation eine bestimmte Anzahl VHDL-Zeilen 
überschreitet.
Wenn man die vorkompilierten Libraries von Xilinx verwendet, zählt eine 
simprim-Einheit nur als eine Zeile, der Performance-Grenze wird später 
erreicht.

Klaus


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