Post-Route Simulation ; Wie Testbench einbinden ISE 8.1

Hoppla Anlagen vergessen

Hallo Stefan,

Du bist ne Wucht !!! Und hast wohl schon selbst genügend Lehrgeld 
bezahlt !!

" Ich tippe mal auf Bug in der ISE :D "

That´s right.

Ich hab den Rechner komplett neu gestartet.

Alle VHDL Files in ein neues Projekt kopiert.
Alles nochmal durchlaufen lassen und siehe da es hat geschnaggelt.

Das einzige Problem was ich nun habe ist folgendes:

Wenn man in der Post Route Simulation die Signale aussuchen möchte, die 
man sich anschauen will, dann wir das aber voll %&$§??#+

Soll heißen in der Auswahlliste im "Model under Test" erscheinen in der 
Liste nun ewig viele "sozusagen Teilsignale" und man sucht sich einen 
Bär, bis man das gewünschte Signal findet.

Gibt es da nicht irgend einen Trick.

Ich glaub ich hab bestimmt 15 min gesucht bis ich ein best. Signal das 
ich suchte gefunden hab.

Ein Tipp wäre nicht schlecht. Wie löst Du das Problem ?

Gruß vom FPGA-Fragenden

@ FPGA-Fragender

>Ich glaub ich hab bestimmt 15 min gesucht bis ich ein best. Signal das
>ich suchte gefunden hab.

>Ein Tipp wäre nicht schlecht. Wie löst Du das Problem ?

Ich löse das Problem, indem ich keine Post P%R Simulation mache. Wenn 
das Design sauber synchron ist reicht eine automatische, statische 
Timinganalyse.

MFG
Falk

@ Stefan Hanke

>In dieser Hinsicht bin ich selbst noch Anfänger.
>Ich habe schon versucht, Post-PAR Simulationen durchzuführen, die aber
>schiefgegangen sind ... ergo habe ich in meinem Design noch Fehler
>drinne.

Sicher, aber das sind zu 99% Logikfehler, die du auch in einer normalen 
Verhaltenssimulation auf VHDL Ebene findest. Und dort sind alle 
Signalnamen wie im VHDL. Deine Testbench muss einige worst case Fälle 
simulieren.

>Falk, als du Anfänger warst, hast du doch sicher auch Timingsimulationen
>durchgeführt. Wann war der Punkt, als du das aufgegeben hast?

Ich war nie Anfänger. ;-)
Kleiner Scherz.
Nein, ich hab auch nicht aufgegeben. Ich habe einfach nur das gemacht, 
was zum Erreichen des Ziels (sicher funktionierendes Design) notwendig 
war. Und da habe ich schnell gemerkt und gelernt, dass eine 
Timingsimulation zu 99% sinnlos ist.

>Es wird wohl darauf hinauslaufen, das "gesamte" Design mit Constraints
>zu belegen und dann das Tool machen zu lassen. Dafür muss man dann aber
>das Verhalten der externen Bausteine kennen.

Sicher. Aber löse dich mal von dem Gedanken "mit nem Haufen Constraints 
wird das Tool es schon richtig machen". DU must es richtig machen, und 
den Tools gewisse Hinweise geben.
Für ein sauberes synchrones Design brauchst du nur 3 Angaben.

Taktfrequenz
Datenverfügbarkeit am Eingang (offset for ...)
Datenverfügbarkeit am Ausgang (offset after . . .)

Das sind drei einfach Zeilen im UCF (bei Xilinx).

Ausserdem können auch die besten in Massen vergebenen Constraints keine 
Logikfehler ausbügeln.

MfG
Falk

Noch was. Dein IO Timing kannst du fürs erste am besten im realen Design 
mit nem Oszi prüfen. Wenn da was arg daneben liegt siehts du das. Aber 
bitte ein Oszi und Tastkopf auswählen, das der Geschindigkeit der 
Schnittstellen angemessen ist!

MFG
Falk