VHDL Problem mit LOG/iC2

[René Klepsch (Gast)]

Hallo erstmal

also mein Problem ist das das D-FlipFlop nicht geht

entity DFF is
port( T, D: in bit;
Q: buffer bit);
end DFF;

architecture A1_DFF of DFF is
begin
P1: process( T )
begin
if( T'event and T = '1' ) then
Q <= D;
end if;
end process;


end A1_DFF;

und nun der Fehler

00001: -- now read object Entity dff sitting in file c:\dff.vhd
00002: -- now read object Architecture_Body dff sitting in file
c:\dff.vhd
00003: -- now read object Entity dff sitting in file c:\dff.vhd
00004: -- now read object Architecture_Body dff sitting in file
c:\dff.vhd
00005: ENTITY dff IS -- c:\dff.vhd
00006: PORT (
00007: t: IN BIT ;
00008: d: IN BIT ;
00009: q: BUFFER BIT
*+* Error before "BUFFER": E998: parse error
00010: );
00011: END ENTITY dff;
00012: ARCHITECTURE a1_dff OF dff IS -- c:\dff.vhd
00013: BEGIN
00014: p1: PROCESS (t) IS
00015: BEGIN
00016: IF ( t'event and ( t = '1' ) ) THEN
00017: q <=
00018: d;
00019: END IF;
00020: END PROCESS p1;
00021: END ARCHITECTURE a1_dff;

doch bei Lattice Synplify sagt aber alles i.o.

was mache ich falsch oder hab ich was nicht richtig verstanden?

Tschö René

[Gerd T. (Gast)]

Hi,

hast du schonmal versucht Q als OUT zu definieren?

Ansonsten hab ich hier den Code von einem DFF der sicher funktionieren
sollte.

library ieee;
use ieee.std_logic_1164,all;

entity dff is
port( clk, d: in std_ulogic;
      q    : out std_ulogic);
end dff;

architecture verhalten of dff is
begin
process(clk)
begin
if(clk'EVENT and clk = '1')then
q<=d;
elsif(clk='X' or clk='Z')then
q<=X;
else NULL;
end if;
end process;
end verhalten;

Aber eignetlich sollte deine Beschreibung schon gehen, sieht zumindest
richtig aus.

MfG
GT

[René Klepsch (Gast)]

Hallo Gerd

danke erstmal für deine Antwort, doch leider muss ich feststellen das
das an dem LOG/iC2 liegt die haben da nur ein Basic VHDL eingebaut und
der kann noch nicht alles z.B: kennt er den Zustand Buffer nicht. Doch
leider scheind es auch keine Weiterentwicklung mehr zugeben.


tschö

René

[Gerd T. (Gast)]

whatis LOG/iC2 ?

[René Klepsch (Gast)]

Ein Programm um cPLD´s zuerstellen also das was do so drin abgehen soll.
Schaltung reinzeichnen-- VHDL oder Logic2 eigene Progispache und dann
simmulieren. weiter gehts dann mit andern Programmen.

ich war erst auf suche nach einem Programm welches das alles in einem
kann doch leider keines bis jetzt gefunden. Und superviel geld mag ich
auch nicht ausgeben da nur für privat.

tschö René

PS: Daher www.logic2.de und mehr gibt es nicht

[Gerd T. (Gast)]

Von Xilinx gibts das WebPack, darin sind eine abgespeckte Version von
ModelSim und Systhesetools enthalten. Gibts für umsonst auf der Xilinx
page.

[René Klepsch (Gast)]

ja geht da aber leider nur mit Xilinx und ich möchte mir das noch etwas
offen lassen.

[Gerd T. (Gast)]

mit welchen Bausteinen willst du arbeiten?

[Gerd T. (Gast)]

Ich kenne noch den Simulator Activ-HDL, hat aber als Demo ne Begrenzung
in der Simulationszeit

[René Klepsch (Gast)]

ich wollte gern ispLS1032E 84PLCC einsetzten da ich kein großen
Taktraten benötige mir geht es nur um I/O's und soviel drin brauch ich
auch nicht da ich nur Addressdecoder, Tastatur und impulsdrehschalter
abfrage mit irq auslössung schaltung ist schon fertig. doch nun alles
in den IC zu bekommen ist nicht einfach wenn mann kein passendes
programm hat und leider wollen die programme von Lattice immer jedec
files doch es gibt keine IDE in der man von anfang bis ende alles
machen kann.

René

[Gerd T. (Gast)]

Bietet Lattice keine Entwicklungsumgebung für seine Bausteine an?

Ich hab mit Lattice noch nichts gemacht, aber für Altera und Xilinx
gibts Tools, mit denen man von der VHDL Beschreibung bis zum fertigen
Baustein alles machen kann.

[René Klepsch (Gast)]

Doch leider ist dies nur für die neusten IC Kostenlos also da der
ispLS1032 schon einpaar jahre alt ist gibt es den nur noch in einer
kaufversion.das ist nicht toll.

und einlöten möchte ich das auch noch also plcc ist i.o.