Warnings

zu 1: Ja, das solltest du beheben. Wahrscheinlich benutzt du ein Signal, 
dass du asynchron zuweist auch wieder in einer asynchronen Logik als 
Input. Das kann in der Hardware zu sehr unerwünschten Ergebnissen 
führen!
zu 2: Da werden bei der Synthese irgendwie zwei Vergleiche aufgetaucht 
sein, die eben doch gleich sind. Z.B. ist ein x >= y ja das selbe wie 
not(y < x) oder du hast ein if-then-else, das der Synthetisierer erst 
mal als zwei getrennte Vergleiche übersetzt hat, oder ... In der Regel 
sollte man eine solche Warnung aber ignorieren können, "der weiß schon, 
was er tut".
zu 3: Du benutzt irgendein Signal als clock, das vorher durch normale 
Logik gelaufen ist. Das führt in der Regel dazu, dass die clock nicht 
mehr synchron zur clock in anderen Teilen der Schaltung ist. Die clock 
muss in speziell dafür vorgesehenen Bahnen geroutet werden und das geht 
nicht, wenn die clock irgendwie mit Logik "verändert" wird.

Danke für die Antwort!

Bei den Latches ist es so ich habe 3 Warnings wobei die Signale im 
combinatorieschen Process einer FSM zugewissen werden und danach in 
einen Synchronen Process verwendet werden und umgekehrt! Habe auch bei 
der FSM geschaut das im Case block wirklich üerall alle Sinale 
zugewissen werden aber die Warnings sind weiterhin vorhanden.

MFG Gast

Ev. hast du ein Signal in der Sensitivity List des Kombinatorischen 
Prozesses vergessen?