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Forum: FPGA, VHDL & Co. Warnings


Autor: Gast (Gast)
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Hallo an alle

Ich bin raltiv neu in VHDL und habe ein Design für einen Spartan 2 
erstellt und bekomme nun folgende Typen von Warnings:

WARNING:Xst:737 - Found 8-bit latch for signal <data_in_buffer>.

WARNING:Xst:1988 - Unit <game>: instances <Mcompar__n0125>, 
<Mcompar__n0158> of unit <LPM_COMPARE_10> and unit <LPM_COMPARE_19> are 
dual, second instance is removed

WARNING:PhysDesignRules:372 - Gated clock. Clock net flash_in/_n0010 is 
sourced

Der erste Warning ist mir klar nur stelt sich mir die Frage ob man 
diesen vernachlässigen kann oder ihn beseitigen sollte?

Den 2 Verstehe ich nicht ganz weil ich der Datei keine zwei gleichen 
Vergleich habe!

und bim 3 habe ich schon im Internet gesucht jedoch habe ich mich nicht 
ganz durchgefunden!

Vielleicht hat ja jemand kurz Zeit und kann mir vielleicht erklären wie 
ich die Warnings wegbekommen kann!

MFG Gast

Autor: Jan (Gast)
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zu 1: Ja, das solltest du beheben. Wahrscheinlich benutzt du ein Signal, 
dass du asynchron zuweist auch wieder in einer asynchronen Logik als 
Input. Das kann in der Hardware zu sehr unerwünschten Ergebnissen 
führen!
zu 2: Da werden bei der Synthese irgendwie zwei Vergleiche aufgetaucht 
sein, die eben doch gleich sind. Z.B. ist ein x >= y ja das selbe wie 
not(y < x) oder du hast ein if-then-else, das der Synthetisierer erst 
mal als zwei getrennte Vergleiche übersetzt hat, oder ... In der Regel 
sollte man eine solche Warnung aber ignorieren können, "der weiß schon, 
was er tut".
zu 3: Du benutzt irgendein Signal als clock, das vorher durch normale 
Logik gelaufen ist. Das führt in der Regel dazu, dass die clock nicht 
mehr synchron zur clock in anderen Teilen der Schaltung ist. Die clock 
muss in speziell dafür vorgesehenen Bahnen geroutet werden und das geht 
nicht, wenn die clock irgendwie mit Logik "verändert" wird.

Autor: Gast (Gast)
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Danke für die Antwort!

Bei den Latches ist es so ich habe 3 Warnings wobei die Signale im 
combinatorieschen Process einer FSM zugewissen werden und danach in 
einen Synchronen Process verwendet werden und umgekehrt! Habe auch bei 
der FSM geschaut das im Case block wirklich üerall alle Sinale 
zugewissen werden aber die Warnings sind weiterhin vorhanden.

MFG Gast

Autor: Johannes S. (Gast)
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Ev. hast du ein Signal in der Sensitivity List des Kombinatorischen 
Prozesses vergessen?

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