Forum: FPGA, VHDL & Co. Undefined signals


von Gast (Gast)


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Kann Mir bitte jemand sagen was an den folgenden code falsch ist. Die 
Ausgangssignale sind anscheinend undefiniert wobei ich gar nix gefunden 
hab.
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library ieee;
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use ieee.std_logic_1164.all;           
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entity ErrGen_PNGEN7 is 
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      port( 
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      clock :  in std_logic;
7
            reset :  in std_logic;
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            ErrEn :  in std_logic;  
9
           PNTrig : out std_logic; 
10
            PNOut : out std_logic; 
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        ErrSeqOut : out std_logic    
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    );
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end entity ErrGen_PNGEN7;
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architecture ErrGen_PNGEN7_arch of ErrGen_PNGEN7 is
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        component PNGEN7 
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            port( clock  :  in std_logic;
19
            reset  :  in std_logic;
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            pntrig : out std_logic;
21
            pnser  : out std_logic );
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   end component;
23
   
24
   component ErrGen 
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      generic(Width : natural := 7);
26
       port( clock  :  in std_logic;
27
                   reset  :  in std_logic;
28
                  ErrEn  :  in std_logic;
29
             TxDIn  :  in std_logic;
30
               ErrSerOut  : out std_logic );
31
   end component;
32
    
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    signal s_pnser   : std_logic; 
34
    
35
    begin 
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    seq_gen: PNGEN7 port map( clock => clock,
37
                              reset => reset,
38
                             pntrig => PNTrig, 
39
                              pnser => s_pnser );
40
    
41
    ErrFade: ErrGen port map( clock => clock,
42
                              reset => reset,
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                              ErrEn => ErrEn,  
44
                              TxDIn => s_pnser,
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                          ErrSerOut => ErrSeqOut );         
46
             
47
             PNOut <= s_pnser;
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49
end architecture;

von Jan M. (mueschel)


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Also PNOut hängt an s_pnser hängt an TxDIn -> Da hängt dein Ausgang am 
Eingang einer component.

Bei den anderen Signalen kommt es darauf an, was in den components drin 
steht.

von Gast (Gast)


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eigentlich wollte ich mit PNOut => s_pnser den Ausgang vom ersten 
Elementen beobachten und es funktioniert auch bei anderen Modulen.

von Jan M. (mueschel)


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Oh sorry, mein Fehler. Mir war nicht aufgefallen, dass das Signal in 
beiden portmaps auftaucht. Dann liegt der Fehler natürlich nicht da.

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