|
Anzeige
|
'L' (weak Low) bei Xilinx CPLDs möglich?
Gast
#558793
Guten Morgen, ich benutze einen XC95288XL und möchte gerne ein Tristate Signal von einem anderen Baustein auf Low ziehen um einen evtl. HighPegel erkennen zu können. Da ich jedoch keinen externen PullDown besitze würde ich dies über einen schwachen Low-Pegel vom CPLD her machen. Ist dies möglich? Unterstützt der CPLD das 'L' oder ersetzt er es durch eine '0'? Danke. Gruß Bustle Nein. Die erlaubten Pegel sind '0', '1', und 'Z'. Möglicherweise wird zwar 'L' auf '0' und 'H' auf '1' umgesetzt, elektrisch hat es aber keine Auswirkung. Die Ausgangstreiber unterstützen weak Pegel nicht.
Gast
#559675
Einen CPLD/FPGA Ausgang kannst Du als Open Drain beschalten. inout a wire pull_low assign a=(pull_low)?0:1'bz Wenn allerdings der Tristate Ausgang aktiv nach Plus schaltet, hast Du eine Contention. Allerdings haben die Ausgaenge haeufig auch "Bus Hold" Funktion, z.B. die XC95 Familie. Wenn der Ausgang einmal Low war, z.B. weil Du ihn aktive fuer einen Takt runtergezogen hast, dann bleibt er (weak) Low solange kein anderer den Ausgang nach (strong) High zieht. So wie ich es sehe, reicht him ein einfach pull down am Eingangspin des verarbeitenden FPGAs. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
Anzeige
|
