T51 initialisierungsprobleme

MarekSwierzy Gast #568015
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Hallo zusammen,

ich versuche gerade den T51 Softcore auf dem DE1 Board zu 
initialisieren.
Leider bekomme ich beim compilieren einen Fehler :

Error: M4K memory block WYSIWYG primitive 
"T8052:inst|xram_cyclone:\mon51:Altera_ram|altsyncram:altsyncram_compone 
nt|altsyncram_jvc1:auto_generated|altsyncram_vc82:altsyncram1|ram_block3 
a1"  utilizes the dual-port dual-clock mode. However, this mode is not 
supported in Cyclone II device family in this version of Quartus II 
software. Please refer to the Cyclone II FPGA Family Errata Sheet for 
more information on this feature.


Ich habe den Softcore von der Elektor genommen und wollte eigentlich 
"nur" den Prozessortyp ändern.... aber wie gesagt es kommt zu einem mir 
unerklärlichem problem.

Ich habe das gesammt projekt auf einen onefilehoster gelagt, da es 
zugroß fürs forum war.....


http://www.megaupload.com/de/?d=DES4TXZM

ich bin euch für jede hilfe dankbar.


Ich verwende Quartus II 7.1.



Gruß

Marek
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MarekSwierzy Gast #568166
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So kompilert bekommen habe ich das ding bekommen,
man muss CYCLONEII_SAFE_WRITE auf VERIFIED_SAFE setzen.

Der Prozessor läuf aber immer nocht nicht... hat jemand eine idee warum 
er nicht anspringt ?
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TobiFlex Gast #568418
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Bei mir läuft auf dem DE1-Board ein 68K und in einem anderen Design ein 
Z80.

Ein T51 sollte also auch laufen. Es kommt selten vor, daß ein Design auf 
Anhieb läuft und genau das macht was es sollt. Dann heißt es Fehler 
suchen.

Ich muß jetzt gestehen, ich bin sehr begeistert von den Möglichkeiten 
des Zusammenspiels von Cyclone bzw. Cyclone II und ALTERA Quartus II.
Zum ersten lassen sich mit Quartus II Designs simulieren und zum anderen 
hat man mit SignalTap(in Quartus enthalten) eine effektive Möglichkeit 
in der Schaltung zu analysieren.

Also ich rate dir dich intensiv mit SignalTap zu befassen. Dann solltest 
du die Stelle an der es hakt schnell finden.
Da ich vermute du brauchst noch Hilfe schreibe ich mal wie ich ran gehen 
würde:
1. Design compilieren,
2. SignalTap aktivieren,
3. überlegen welches Taktsignal zum sampeln taugt( meist ein CPU- oder 
RAM-Takt)
4. Takt für SignalTap festlegen.
5. überlegen welche Signale effektiv Rückschlüsse auf die Funktion des 
Designs erlauben würden (bei einer CPU sind Adress- und Datenbus zu 
empfehlen),
6. zu sampelnde Signale ins setup von SignalTap eintragen.
7. Trigger festlegen(für den Anfang am besten erstmal einen einfachen 
Basistrigger)
8. Design mit SignalTap compilieren.
9. FPGA configurieren.
10. Mit Start und Stop in SignalTap angucken was im Design passiert.
11. gg. mit 5 weitermachen.

Viele Grüße
TobiFlex
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MarekSwierzy Gast #568906
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Hi TobiFlex,

danke für den Tip ich habe da wohl noch irgendwas falsch gemacht.
Kannst du mir sagen wo ich einen deiner beiden Core herunterladen kann 
und wie dort die nötigen Schritte wären um ein solches system auf dem 
DE1 zum laufen zubekommen. Vieleicht lerne ich so am besten.


Vielen Danke


Gruß

Marek
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