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Forum: FPGA, VHDL & Co. Synchronisierung


Autor: schakal27 (Gast)
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Hallo,

ich kenne mich mit FPGAs usw. nur wenig aus, manchmal stoß ich im Netz 
trotzdem wieder auf diese Dinge bzw. VHDL.
Öfters ist dann die Rede von Synchronisierung (lt. manchen Seiten
verwendet man dafür 2 D-FF in Reihe) zum Systemtakt. Kann mir bitte 
jemand
erklären warum man das macht bzw. es mit 2 D-FF es so gut funktioniert.
Ich hoffe meine Fragestellung ist soweit klar.

Vielen Dank im voraus

Autor: MockUp (Gast)
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Wird verwendet um Taktflanken zu erkennen

Codeausschnitt:
if crising_edge(clk) then
   daten_1 <= daten;
   daten_2 <= daten_1;

   if daten_1 = '1' and daten_2 ='0' then
     -- dann hast du die steigende Flanke des Signals erkannt
   end if;

   if daten_1 = '0' and daten_2 ='1' then
     -- dann hast du die fallende Flanke des Signals erkannt
   end if;
end if;

Das Problem ist, das man nur einem Systemtakt im Disign verwenden soll.
Der Clk Takt muss auch um einiges höher sein als das 
einzusyncronisierende Signal.

Autor: schakal (Gast)
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Herzlichen Dank für die ausführliche Erklärung!

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